رویکرد کد گذاری در اتصال های سه بعدی کم مصرف

Coding Approach for Low-Power 3D Interconnects

چکیده
1-مقدمه
2- مباحث اولیه: مدل رابط های سیلیکانی
3- چیدمان بیت-رابط سیلیکانی با قدرت بهینه
4- چیدمان های منظم رابط های سیلیکانی به ازای سیگنال های پردازش دیجیتالی
5- مقایسه طراحی های بهینه و منظم به ازای سیگنال های پردازشی دیجیتال
1-5 شبکه تراشه ای بصری
2-5 حس گرهای ام ایی ام اس در شبکه تراشه ای 3 بعدی
6- ترکیب با کدگذاری داده ای
7- نتایج تجربی
8- نتیجه گیری

چکیده
رابط های سیلیکانی در اتصالات سه بعدی مصرف قدرت بالایی دارند، که می توان این میزان مصرف را با راهبردهای کدگذاری کاهش داد. این مقاله رویکردی را مطرح می کند که مصرف قدرت رابط های سیلکانی را از طریق تعیین بیت آگاه به سیگنال کاهش می دهد که شامل تبدیل هایی می باشد تا از تاثیر میدان نیمه هادی فلز اکسید بهره گرفت. این رویکرد هزینه مازادی را تحمیل نمی کند و منجر به کاهش تضمینی مصرف برق و قدرت می گردد. تحلیل راهبرد ما نشان می دهد که کاهش مصرف قدرت در رابط های سیلیکانی تا میزان 48% به ازای جریان داده های واقعی متناسب (همانند حس گر تصویری) و 11% به ازای جریان داده های کدگذاری شده تصادفی کم قدرت امکان پذیر است.
1-مقدمه
ترکیب سه بعدی راه حل مطلوبی برای غلبه بر چالش هایی است که با محدوده قانون مور پدید می آیند. برای اتصال قطعات سیستم سه بعدی در تراشه، ردیف های رابط سیلیکانی معمولا به کار می روند چون میزان تاخیر در آنها کم است و اعتبار بالایی دارند. مطالعات قبلی نشان می دهند که تغییر از ترکیب 2 بعدی به 3 بعدی با استفاده از رابط های سیلیکانی امکان کاهش عمده تاخیر در مدار را فراهم می کند، اما اغلب موارد مصرف قدرت را افزایش می دهد.
مصرف قدرت سیستم به طور عمده تحت تاثیر رابط های سیلیکانی می باشد. در ردیف های رابط های سیلیکانی ظرفیت های خازنی دوتایی بزرگ اند که به خاطر ابعاد نسبتا بالا و زیرلایه هدایتی می باشد. لذا این اتصال های دوتایی مسئله عمده در طرحی مدارهای ترکیبی 3 بعدی به شمار می روند و در زمینه های علم و صنعت توجه زیادی به خود جلب نموده اند.
8- نتیجه گیری
این اثر رویکردی برای کاهش مصرف نیرو و قدرت رابط سیلیکانی با چیدمان هوشمند، آگاه به تاثیر فیزیکی، بیت به رابط سیلیکانی محلی مطرح می کند که از ویژگی های احتمالی بیت داده های انتقالی بهره می برد. تحلیل های مجموعه عمده جریان داده های ترکیبی و حقیقی اهمیت و کارایی رویکرد کم مصرف تاکید دارد که می تواند مصرف قدرت و نیرو رابط های سیلیکانی مدرن را تا 40% کاهش دهد، بدون اینکه هزینه های مازاد چشمگیر تحمیل کند.

Abstract

Through-silicon vias (TSVs) in 3D ICs show a significant power consumption, which can be reduced using coding techniques. This work presents an approach which reduces the TSV power consumption by a signal-aware bit assignment which includes inversions to exploit the MOS effect. The approach causes no overhead and results in a guaranteed reduction of the overall power consumption. An analysis of our technique shows a reduction in the TSV power consumption by up to 48 % for real correlated data streams (e.g. image sensor), and 11 % for low-power encoded random data streams.

1 Introduction

3D integration is a promising solution to overcome the challenges that arise with the limit of Moore’s law. To connect the dies of a 3D system on chip (3D SoC), through-silicon via (TSV) arrays are typically used as they yield to a short delay and a high reliability [1]. Previous work shows that shifting from 2D to 3D integration, employing TSVs, allows for a significant reduction in the circuit footprint and delay, but often increases the power consumption [2]. The system power consumption is significantly affected by TSVs as they suffer from capacitive coupling which additionally impairs the signal integrity [3]. In TSV arrays, the coupling capacitances are large due to the relatively large TSV dimensions and the conductive substrate [4]. Additionally, the high number of aggressors in 3D further increases the coupling. Thus, coupling is a critical design concern for 3D integrated circuits (3D ICs) and consequently caught the attention of academia and industry (e.g. [4–15]).

8 Conclusion

This work presents an approach to reduce the TSV power consumption by an intelligent, physical-effect-aware, local bit-to-TSV assignment, which exploits the stochastic bit properties of the transmitted data. Analyses for a large set of real and synthetic data streams underline the importance and efficiency of our low-power approach which is able to reduce the power consumption of modern TSVs by over 40 %, without inducing noticeable overhead costs..

مبتدی (مناسب برای درک مفهوم کلی مطلب)

F1889

روتر انحراف بدون بافرمعمولی
مسیریابی انحراف بدون بافر به عنوان جایگزینی برای روتر دارای بافر سنتی در شبکه روی تراشه برای صرفه جویی در هزینه سخت افزار بسیار مورد توجه قرار می گیرد. همانطور که در شکل 1 نشان داده شده است، معماری روتور انحراف بدون بافر اساسی (BBDR) بر اساس مش دو بعدی در منبع [14] است. معمولا پنج جفت پورت ورودی / خروجی در یک روتر وجود دارد و هر پورت ورودی تنها یک ریجستر دارد. این پورت دارای یک خط لوله سه مرحله ای است. بسته های ورودی پورت های ورودی در رجیستری ها ثبت می شوند و محاسبات مسیریابی به طور موازی برای تصمیم گیری در مورد پورت خروجی توسط الگوریتم خاص اعمال می شود. هنگامی که دو یا چند بسته یک پورت خروجی مشابه را مطرح می کنند، طرح اولویت برای نظارت بر اینکه کدام بسته پورت دلخواه را اشغال می کند، استفاده می شود و سپس تنها یکی از بسته ها را می توان به این پورت فرستاد. بقیه بسته ها به هر یک از پورت های موجود در دسترس منحرف می شوند. سوئیچ میله عرضی روشن می شود که ورودی پورت رابه پورت خروجی مورد نیازمتصل می کند. بدیهی است، طرح اولویت و مکانیزم تخصیص پورت BBDR نقش مهمی در عملکرد آن ایفا می کند و به علاوه منجر به پیچیدگی بالا نیز می شود. به منظور ساده سازی طرح روتر بدون بافر، یک روتر انحرافی بدون بافر بهبود یافته به نام CHIPPER در منبع [15] ارائه شد، که از یک شبکه جایگزینی جدید به جای یک سوئیچ میله عرضی سنتی استفاده کرد تا تخصیص پورت خروجی را تکمیل کند. در همین حال، یک رویکرد کنترل کارآمد جریان با مونتاژ مجدد بسته، برای بهبود عملکرد و دستیابی به آزادی دد لاک طراحی شد. این یک روش پیاده سازی جدید برای مسیریابی انحراف بدون بافرارزان است.با این حال، همانطور که در منبع [13] ذکر شد، انحراف باعث از دست دادن عملکرد مطلوب در شبکه بدون بافر می شود. بنابراین،کاهش مغایرت و انحراف یک مسئله مهم برای روتر انحراف بدون بافر است.
برای کاهش انحراف در مسیریابی انحراف بدون بافر، یک LDBR در منبع[13] با استفاده ازخط اتصال شبکه چند کاناله و مسیریابی انحراف بر اساس مدل فعلی ارائه شد. معماری LDBR در شکل 2 ارائه داده شده است. خط لوله آن شامل یک مرحله ورودی و مرحله خروجی است و هر مرحله خط لوله یک چرخه برای اجرا می طلبد. شمارنده انتقال فعال H-V تولید کننده سیگنال های tick_h و tick_v برای اتصال مستقیم و اتصال متقابل است.
در مرحله ورودی،یک اجکتور چند کاناله که شامل چهار سوئیچ است برای انتخاب فلیت های خروج استفاده می شود. هر سوئیچ در دو حالت برای اتصال مستقیم و متقابل عمل می کند. حالت اتصال مستقیم زمانی تعیین می شود که یک بسته ورودی باید به مرحله خروجی ارسال شود. حالت اتصال متقابل زمانی تعیین می شود که یک بسته ورودی به روتورمقصد آن وارد می شود و باید دفع شود یا یک بسته محلی باید تزریق شود. در مرحله خروجی، واحد جایگزینی متشکل از دو سوئیچ بود که برای تخصیص پورت های خروجی استفاده می شود. مکانیزم انتخاب در مرحله ورودی و روش مسیریابی مرحله خروجی می تواند به طور موثری تراکم را کاهش دهد. با این حال، منطق پردازش مرحله ورودی برای LDBR منجر به پیچیدگی بالا می شود. علاوه بر این، مسیریابی XY برای LDBR، فقدان یک مکانیسم تعادل بار است که ممکن است معیارهای عملکرد مسیریابی را کاهش دهد.

3. روتر انحراف بدون بافر پیشنهاد شده
همانطور که در شکل 3 نشان داده شده، معماری LBBDR پیشنهادی کمی از BBDR و LDBR شبکه روی تراشه متفاوت است. دفع فلیت از پورت ورودی محلی زمانی مجاز است که یکی از رجیسترهای ورودی خالی باشد و یک کانال ورودی حداقل آزاد باشد. اگر فلیت ورودی از پورت مسیریابی به روترمقصد خود رسیده باشد،،می تواند از یک پورت خروجی محلی توسط اجکتور محلی چند کاناله دفع شود. در غیر این صورت، الگوریتم مسیریابی انحراف تعادل بار پیشنهادی برای تصمیم گیری در پورت خروجی مورد استفاده قرار می گیرد.این امر توسط گروه تسهیم ساز و غیر تسهیم ساز تکمیل می شود.
بعضی از تعاریف ضروری برای توضیح الگوریتم مسیریابی انحراف تعادل بار پیشنهاد شده ارائه شده است.
تعریف 1. (Xs، Ys)، (Xc، Yc) و (Xd، Yd) برای مختصات مسیریابی فلیت برای گره های منبع، جریان و مقصد در شبکه قرار می گیرند.
تعریف 2. R برای نشانگر تعویض مسیریابی انحراف تعادل بار است.
تابع الگوریتم مسیریابی انحراف تعادل بار پیشنهادی برای تصمیم گیری در پورت های خروجی مسیریابی و داوری و نظارت تراکم پورت های خروجی برای فلیت های ورودی است. این تابع یک شناسه توازن تعادل را در روتر منبع برای کنترل مسیر اولیه X یا Y جهت فلیت استفاده می کند. پس از آن، هر فلیت بر اساس مسیر یابی XY یا YX در شبکه مسیر یابی می شود. هنگامی که مغایرت پورت های خروجی بوجود می آید، یک روش اولویت اول نزدیک تر که بدان معنی است که فلیت نزدیکترین به روتر مقصد در شبکه با بالاترین اولویت است. جزییات الگوریتم مسیر یابی انحراف تعادل بار برای تخصیص پورت و طرح اولویت در الگوریتم 1 ارائه می شود.
الگوریتم 1. الگوریتم مسیر یابی انحراف تعادل بار
1: ورودی: فلیت ورودی f از L، E، W، S، N:
2- خروجی: تخصیص پورت خروجی L، E، W، S، N

شکل 3 معماری LBBDR
همانطور که در الگوریتم 1 نشان داده شده است، الگوریتم مسیر یابی انحراف تعادل بار پیشنهادی عمدتا شامل تصمیم گیری اولیه مسیریابی روتر در روتر منبع و روش اولویت نزدیک تر-اولین برای رفع مغایرت پورت های خروجی است. تصور می شود که شرق و غرب بیان جهت X را ایجاد می کنند و جنوب و شمال بیانگر جهت Y در شبکه هستند. ابتدا، فلیت های ورودی از پورت ورودی محلی و پورت های ورودی مسیریابی در ریجسترهای ورودی ثبت می شوند. برای فلیت وارد شده از پورت ورودی محلی، جهت مسیراولیه آن از X یا Y در شبکه بر اساس شناسه R مشخص می شود که یک طرح گسترده از کار ما است. اگر مقدار R برابر با 0 باشد، فلیت از جهت X درون ناحیه جفت منبع مقصد مسیریابی می شود. در غیر این صورت، از جهت Y مسیریابی می شود. R هنگامی که جهت مسیر اولیه برای هر فلیت تزریق شده از پورت ورودی محلی مشخص می شود، تغییر می کند. با استفاده از این مکانیزم، مغایرت پورت ها می تواند در مقایسه با روش مسیریابی سنتی با یک جهت اولیه، مانند مسیریابی XY، کاهش یابد. برای فلیت های ورودی های از پورت های مسیریابی، آنها با توجه به مسیر XY یا YX در جهت مسیر اولیه X یا Y در شبکه مسیریابی می شوند. بنابراین،تسهیم سازو غیر تسهیم ساز از LBBDR مسئول مسیر یابی فلیت ها در یک جهت خاص و رفع مغایرت پورت های خروجی هستند. روش اولی- نزدیکتر به این معنی است که فلیت نزدیکتر به روتر مقصد با اولویت بالاتر است. این فلیت به پورت مورد نظر منتقل می شود و در اسرع وقت با استفاده از مزیت کاهش بار در شبکه، به روتر مقصد مسیر یابی می شود. هنگامی که بار شبکه کاهش می یابد، انحراف از فلیت ها نیز کاهش خواهد یافت.
4. بحث و تجزیه و تحلیل
به منظور نشان دادن برتری LBBDR، مقایسه های بین الگوریتم مسیریابی معمولی XY و مسیریابی انحراف تعادل بار پیشنهادی در شکل 4 و 5 نشان داده شده است. ما مختصرا در مورد مغایرت اختلاف پورت ها و نحوه رفع مغایرت پورت ها برای سه روتر در توپولوژي مش 2D بحث می کنیم .
شکل 4 مسیرهای مسیریابی برای رسیدگی به مغایرت پورت های خروجی را برای سه طرح مسیریابی نشان می دهد. فرض بر این است که سه فلیت f1، f2 و f3 از گره منبع (0، 2)، (1،3) و (1، 2) به گره مقصد (1، 1)، (1، 0) و (2، 2) در شبکه به ترتیب مسیر یابی می شوند. مغایرت پورت خروجی در گره (1، 2) مطابق با مسیر XY بوجود می آید. همانطور که در شکل 4 (b) نشان داده شده است، f1 را می توان از مسیر دیگری مسیریابی کرد تا از ایجاد مغایرت پورت در گره (1، 2) به دلیل چرخش جهت مسیر اولیه درLBBDR جلوگیری نمود. بنابراین، مغایرت پورت خروجی را می توان در LBBDR کاهش داد.

شکل 5 مسیرهای مسیریابی برای دو طرح از قدیمی ترین روش های اولویت اول و روش اولویت نزدیک تر-اولین را به منظور حل مغایرت پورت خروجی نشان می دهد. در ادامه بحث مغایرت پورت در گره (1، 2)، فرض بر این است که فلیت f1 به گره (1، 3) بر اساس طرح اولویت قدیمی ترین-اولین منحرف می شود. در گره (1، 3)، پورت خروجی مورد نظر از جنوب با توجه به اولویت بالاتر توسط فلیتf1 به دست می آید و سپس از طریق گره (1، 2) به گره مقصد (1، 1) مسیر یابی /هدایت می شود. در حالی که فلیت f2 در گره منبع (1، 3) به گره (2، 3) به دلیل اولویت پایین تر نسبت به فلیت f1 منحرف می شود. سپس از طریق مسیریابی ضروری پنج هوپ در شبکه، به گره مقصد هدایت می شود. بنابراین، تعداد کل هوب های مسیریابی برای فلیت f1 و f2 به گره مقصد در شبکه 9 است.
برای LBBDR، فلیت f1 دارای اولویت بالاتری نسبت به فلیت f2 است که مطابق با روش اولویت اول-نزدیکتر برای حل مغایرت پورت در گره (1، 2) است. بنابراین، پورت خروجی مورد نظر توسط فلیت f1 به دست می آید و به مقصد، فلیت f2 طبق روش اولویت نزدیک تر-اولین برای حل مغایرت پورت ها در گره (1، 2)، مسیر یابی می شود. بنابراین، پورت خروجی مورد نظر توسط فلیت f1 به دست می آید و به طور مستقیم به گره مقصد (1، 1) هدایت می شود در حالی که فلیت f2 به گره (0، 2) منحرف می شود وبه گره مقصد (1، 0) از طریق چهار مسیر یابی هوب لازم هدایت می شود. بنابراین، تعداد کل هوب های مسیریابی برای فلیت f1 و f2 به گره مقصد هفت است. هوب های مسیریابی ضروری کمتر برای حل مغایرت پورت های خروجی ، به معنی بار کمتر در شبکه است که برای کاهش انحراف مفید است.

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

2. آثار مربوطه
A. مسیریابی راه ترافیک حرارتی آگاه تطبیقی (جدول) [5] برای حل مشکل توزیع دمای نامتعادل در سیستم های NOC، چن و همکاران پیشنهاد TTABR را کرده اند که هدف آن به تعادل رساندن دما بر روی تراشه با متعادل کردن توزیع ترافیک بوده است. TTABR مسیرهای چندگانه غیر حداقل (به عنوان مثال، مسیرهای کمربندی) برای افزایش تنوع مسیر جانبی را فراهم می کند. بر اساس اطلاعات ترافیک شبکه، TTABR انطباقی می تواند مسیر حداقل یا غیر حداقل را را انتخاب نماید. از آنجا که از تنوع مسیر جانبی بیشتری برخوردار است، TTABR می تواند بار ترافیکی در سیستم شبکه را متعادل سازد، که باعث می شود توزیع درجه حرارت متعادل تر باشد. با این حال، TTABR نمی تواند از انتقال بسته از مسیر یابی از طریق منطقه بالقوه کانون جلوگیری کند زیرا این راه تنها به اطلاعات ترافیک اشاره دارد. اگر روتر تنها اطلاعات ترافیک را در نظر بگیرد و بیش از حد انتشار بسته به سمت منطقه غیر متراکم گسترش پیدا کند، کانون حرارتی در زمان نمونه برداری بعدی ظاهر خواهد شد.

B. الگوریتم مسیریابی بلادرنگ حرارتی بودجه مبتنی بر راه (PTB3R) [12] بسیاری از مسیریابی های تطبیقی حرارتی آگاه پیشنهاد شده بودند تا به صورت پویا مسیر را بر اساس اطلاعات ترافیک انتخاب کنند تا از هات اسپات حرارتی جلوگیری کنند[4-6]. کو و همکاران پیشنهاد مسیریابی بلادرنگ حرارتی مبتنی بر راه را کرده اند. (PTB3R). نویسنده از یک شاخص به نام میانگین زمان برای دریچه گاز (MTTT) استفاده می کند که از اطلاعات حرارتی، برای حل مشکل عدم تعادل حرارتی در 3D NoC به دست آمده است. با این حال، سنسور در هر یک بار در ده میلی ثانیه اطلاعات حرارتی را دریافت می کند. از این رو درجه حرارت اطلاعات استاتیک و طولانی مدتی است که با توجه به فعالیت های ترافیک نمونه گیری می شود. همچنین، منطقه خنکتر نشان دهنده منطقه ای است که در آن بسته به ندرت انتقال داده می شود و یا برای مدت زمان طولاتی در این منطقه متراکم خواهد شد. این روش منجر به تراکم شدید و تخریب عملکرد خواهد شد. به همین دلیل، نویسنده MTTT را نرمالیزه کرد تا این که نسبت توزیع در هر جهت نرمالیزه شود. شبه مولد عدد تصادفی برای نمونه گیری تصادفی انتخاب از جهات مختلف برای هر بسته مطابق با نسبت توزیع نرمال مورد نیاز است. این روش تراز حرارتی در هر لایه را به دست خواهد آورد و باعث رسیدن به توان عملیاتی بالاتر در مش و هزینه های سربار سخت افزار منظم تری خواهد شد.

3. تخصیص بافر حرارتی آگاه دینامیک برای الگوریتم مسیریابی فعال
همانطور که قبلا اشاره شد، مسیریابی های تطبیقی حرارتی آگاه از اطلاعات ترافیک بدون توجه به شرایط حرارتی استفاده می کنند و می توانند به راحتی منجر به عدم تعادل حرارتی و هات اسپات حرارتی شوند. به متعادل کردن توزیع ترافیک، آنها به طور کلی سعی می کنند تا مشکل ازدحام را حل کنند.. با این حال تولید گرما می تواند از وضعیت ترافیک جریان ثابت ناشی شود. در این شرایط، روتر ممکن است بسته های بیش از حدی را تغییر دهد و در نتیجه بیش از حد گرم شود. از سوی دیگر، الگوریتم مسیریابی تنها با استفاده از اطلاعات حرارتی یا توزیع MTTT نرمال برای انتخاب یک مسیر خنک تر می تواند در تراکم شدید یا حرارت اضافی استفاده شود. علاوه بر این، نمی تواند مسیر غیر متراکم را از منطقه خنک تر تشخیص بدهد.
برای حل این مشکلات، ما یک تخصیص بافر بلادرنگ پویای حرارتی (PTDBA) را پیشنهادی برای محدود کردن منابع مسیریابی در اطراف منطقه بیش از حد گرم شده پیشنهاد داده ایم. پس از آن، الگوریتم مسیریابی فعال برای دوباره توزیع کردن بار ترافیکی برای رسیدن به تعادل حرارتی استفاده می شود. روش پیشنهادی ما نه تنها از اطلاعات حرارتی به دست آمده، بلکه وضعیت ترافیک را نیز به حساب می آورد. همه توصیفا در جزئیات زیر شرح داده شده اند:

A. طرح تخصیص بافر پیشنهادی بلادرنگ پویای حرارتی (PTDBA)
درجه حرارت در دامنه زمانی و مکانی تغییر می کند. ما همیشه می خواهیم بسته ها را به منطقه با درجه حرارت پایین تر با نرخ یا آهسته تر از افزایش درجه حرارت منتقل کنیم تا مشخصات حرارتی در سیستم سه بعدی به تعادل برسد.
نرخ افزایش دما (RTI) به عنوان اطلاعات موقت حرارتی تعریف شده است. اگر واحد زمان در ماه سپتامبر به عنوان یک درجه در نظر گرفته شود، نرخ افزایش درجه حرارت از مدل پیش بینی حرارتی [11] می تواند به صورت زیر نوشته شود:

که در آن TS دوره نمونه برداری است و T (T + TS) درجه حرارت پیش بینی شده از مدل پیش بینی حرارتی است. RTI نشان دهنده مقدار افزایش درجه حرارت در دوره نمونه برداری از درجه حرارت است. RTI به حجم سوئیچینگ بر روی روتر از درجه حرارت در هر دوره نمونه برداری مربوط می شود. ما می توانیم ترافیک بر روی روتر بیش از حد گرم شده را با تنظیم حداکثر تعداد flitها در درون بافر از روترهای همسایه آن بسته به تفاوت فضایی ارزش RTI های نوشته شده تنظیم کنیم. بنابراین، طرح PTDBA نه تنها اطلاعات حرارتی زمانی پیش بینی شده را، بلکه تفاوت فضایی RTI را نیز به حساب خواهد آورد.
در شکل 2، یک روتر بیش از حد گرم شده در وسط وجود دارد. اگر RTI روتر A، B یا D کمتر از روتر بیش از حد گرم شده باشد، حداکثر تعداد flitها در درون بافر در جهت روتر بیش از حد گرم شده تنظیم خواهند شد. ما حداکثر تعداد flitها به این بافر را به دو مورد کاهش می دهیم. بر اساس مسیریابی کرم چاله، سر flit(H) و بدنه flit در (F) از جریان 1 به سمت بافر ورودی شرقی روتر تحت فشار قرار می گیرد، و باقی مانده flitها در بافر روتر بیش از حد گرم شده (داغ) و روتر D باقی خواهند ماند. اگر سر flit(H) از جریان 1 از پورت خروجی در روتر A اجازه ورود را دریافت نکند، پورت خروجی در روتر گرم و روتر D نمی تواند بسته های دیگر را رها کند. از این رو وضعیت به راحتی باعث القا کردن تراکم در منطقه بیش از حد گرم شده می شود اگر بسته در گره منبع به سمت شمال تحت جریان 1، 2 و 3 موجود منتقل نشود. در این سناریو، بسته منتقل شده توسط گره منبع به راحتی می تواند منطقه بیش از حد گرم و متراکم را دور بزند.
ما بیشتر نیز می توانیم وضعیت را ساده کنیم. به عنوان مثال در شکل 3، عمق کانال به طور پیش فرض در بافر به تعداد 8 واحد از flitها در بر روی سخت افزار است. در کار ما، ما حداکثر مجاز flitها در بافر را تنظیم می کنیم.
مرحله 1: ابتدا حداکثر مجاز flitها در در بافر روتر A و B به تعداد 4 تا تنظیم شده است.
مرحله 2: اگر RTI روتر A بیشتر از روتر B باشد (RTI A- RTI B> 0)، حداکثر flitها در بافر روتر ب به مقدار دو تا کاهش می یابد و به روتر A افزوده می شود و منطق مانیتور نیز توسط PRTM کنترل می شود.
مرحله 3: ما به راحتی می توانیم مشاهده کنیم که روتر A نمی تواند هیچ بسته دیگری را به سمت شرق انتقال دهد، چرا که همه فضای بافر غربی در روتر B اشغال شده است که در مرحله 3 از شکل 3 نشان داده شده است.
افزایش در بافر شرقی روتر می تواند flitهای بیشتر را از بسته ها دریافت کند به طوری که روتر B توانایی بهتری برای انتقال بسته ها از یک منطقه خنک به منطقه دیگری دارد علاوه بر این که به جهت و به طرف روتر A نیز حرکت می نماید. کوتاه شدن بافر ورودی غربی روتر B می تواند منجر به این شود که بسته های آینده به منطقه ای که بیش از حد در منطقه گرم شده اند (روتر A در این سناریو) حرکت نکنند، در نتیجه سوئیچ به راحتی در روتر A رخ می دهد.
این طرح از PTDBA حداکثر تعداد flitها که به درون بافر فشار داده شده اند و در آنجا قرار دارند را کاهش دهد و به سمت روتر برای کاهش فرکانس بسته های سوئیچینگ در منطقه بیش از حد گرم حرکت دهد. به این ترتیب، این طرح می تواند تولید حرارت و پخش را کاهش بدهد به دلیل که وضعیت ترافیک دیگر به صورت جریان ثابت در منطقه نیست و بنابراین نقاط و در این منطقه بسته های کمتری را سوئیچ می کنند. ما به نوبه خود مناطق بیش از حد گرم شده را به مناطق متراکم تبدیل کرده ایم. در نتیجه، ما می توانیم تا زمانی که بسته ها می توانند مناطق متراکم را دور بزنند و یا مسیر انحرافی دیگری را انتخاب کنند، تعادل حرارتی داشته باشیم.

ElastiStore: معماری بافر الاستیک برای روترهای شبکه روی تراشه

ElastiStore: An Elastic Buffer Architecture for Network-on-Chip Routers

Abstract

The design of scalable Network-on-Chip (NoC) architectures calls for new implementations that achieve high-throughput and low-latency operation, without exceeding the stringent area-energy constraints of modern Systems-on-Chip (SoC). The router’s buffer architecture is a critical design aspect that affects both network-wide performance and implementation characteristics. In this paper, we extend Elastic Buffer (EB) architectures to support multiple Virtual Channels (VC) and we derive ElastiStore, a novel lightweight elastic buffer architecture that minimizes buffering requirements, without sacrificing performance. The integration of the proposed elastic buffering scheme in the NoC router enables the design of new router architectures – both single-cycle and two-stage pipelined – which offer the same performance as baseline VC-based routers, albeit at a significantly lower area/power cost.

1 Introduction

Network-on-Chip technology is already being adopted in the majority of large SoCs for simplifying system integration at the IP-assembly functional verification level – all the way down to physical integration – by alleviating physical routing congestion and simplifying timing closure [1]. NoCs also improve performance by parallelizing communication, offer quality-of-service (QoS) guarantees, and enable flexible system partitioning. The majority of these NoC features can be satisfied by the use of virtual channels (VCs). A physical channel can be used in a time-multiplexed manner by different VCs, provided that each VC owns a separate buffer space [2]. VC-based architectures enable traffic separation and isolation by assigning different traffic classes to different VCs, and they reduce on-chip physical routing congestion by trading off physical channel width and the number of supported VCs, thus, creating a more layout-flexible SoC architecture [3].

The NoC needs to be both scalable, in terms of network functionality and performance, as well as flexible in terms of physical implementation. This requirement motivates us to unify a VC-based architecture that favors NoC scalability with elastic buffering, which eases physical implementation and promises area and power reduction.

Owing to its elastic operation, which is based on simple ready/valid handshakes, elastic buffering is a primitive and simplified form of NoC buffering that can be easily integrated in a plug-and-play manner at the inputs and the outputs of the routers (or inside them) [4], [5], as well as on the network links to act as a buffered repeater. Elastic buffering assumes only one form of handshake on each network channel that cannot distinguish between different flows thus making its operation serial in nature. This feature prevents the interleaving of packets and the isolation of traffic flows, while it complicates deadlock prevention. Due to this limitation, direct support for VCs is abandoned and replaced by multiple physical networks, or implemented via complex and non-scalable hybrid EB/VC buffering architectures [6], [7], [8], which remove the basic property of the EBs to act as stitching elements that can be placed seamlessly anywhere in the NoC.

In this paper, we generalize the operation and the implementation of elastic buffering to support multiple VCs. The proposed architecture, which we call ElastiStore, minimizes the number of buffers per channel (flip-flops, or latches, according to the implementation) close to the absolute minimum of one buffer slot per VC, without sacrificing performance. The scalability of the proposed scheme is demonstrated by the integration of ElastiStore in NoC routers that lead to new architectures – both single-cycle and two-stage pipelined – which offer the same performance as baseline VC-based routers, albeit at a significantly lower area/power cost.

The proposed ElstiStore design is envisioned as an archetypical primitive for future, extremely low-cost NoC router implementations, where the performance and functionality enhancements provided by VCs cannot be sacrificed. In fact, due to protocol-support restrictions, the use of VCs will be mandatory in future Chip Multi-Processors (CMP) employing directorybased cache coherence protocols. These coherence protocols require isolation between the various message classes, in order to avoid protocol-level deadlocks. For example, the MOESI directory-based cache coherence protocol requires at least three virtual networks to prevent protocol-level deadlocks. A virtual network comprises one VC (or a group of VCs) tasked with the handling of a specific message class of the cache coherence protocol [9].

Despite the increased functionality demands, the area/power budgets of individual NoC routers will continue to dwindle as the number of processing elements (and, hence, the NoC size) keeps increasing. The ElastiStore solution aims to precisely reconcile the conflicting and diverging demands of low cost and high performance/functionality.

The rest of the paper is organized as follows: Section II briefly describes elastic flow control, while Section III introduces the ElastiStore architecture. Sections IV and V describe the implementation of ElastiStore and its integration into NoC routers, respectively. Experimental results are presented in Section VII, and conclusions are drawn in Section VIII.

ارتباط بی سیم با استفاده از گرافن برای معماری های گسترده چند هسته ای

Graphene-enabled Wireless Communication for Massive Multicore Architectures

Abstract

Current trends in microprocessor architecture design are leading towards a dramatic increase of core-level parallelization, wherein a given number of independent processors or cores are interconnected. Since the main bottleneck is foreseen to migrate from computation to communication, efficient and scalable means of inter-core communication are crucial for guaranteeing steady performance improvements in many-core processors. As the number of cores grows, it remains unclear whether initial proposals, such as the Network-on-Chip (NoC) paradigm, will meet the stringent requirements of this scenario. This position paper presents a new research area where massive multicore architectures have wireless communication capabilities at the core level. This goal is feasible by using graphene-based planar antennas, which can radiate signals at the Terahertz band while utilizing lower chip area than its metallic counterparts. To the best of our knowledge, this is the first work that discusses the utilization of graphene-enabled wireless communication for massive multicore processors. Such wireless systems enable broadcasting, multicasting, all-to-all communication, as well as significantly reduce many of the issues present in massively multicore environments, such as data coherency, consistency, synchronization and communication problems. Several open research challenges are pointed out related to implementation, communications and multicore architectures, which pave the way for future research in this multidisciplinary area.

1 Introduction

ircuits, i.e., precise manufacturing techniques, have enabled a steady reduction in the size of transistors. Such tendency has allowed the integration of more transistors on the same chip and resulted in a very high performance increase and cost decrease per transistor. As the level of integration approaches Ultra-Large-Scale Integration (ULSI), the intra-chip communication latency and power consumption become major barriers that prevent the continuation of the trend set by the Moore’s Law.

Indeed, the main reasons for the diminishing performance returns of such downscaling trend are as follows. By reducing the width of the on-chip wires, their resistance and therefore the resistive-capacitive (RC) delay are significantly increased. Also, by taking into account the increased clock frequencies imposing reduced symbol times, the charging and discharging the wire within the allotted time becomes a very challenging problem. Finally, the dynamic power demand of a Complementary Metal Oxide Semiconductor (CMOS) transistor grows proportionally to its operation frequency and quadratically to the circuit voltage, justifying the need for lowvoltage and frequency-limited designs. Graphene, thanks to its extremely promising properties, could enable the devising of transistors with higher speed and lower energy consumption than traditional CMOS devices. However, such transistors are, thus far, projected for its application in RF circuits rather than in digital computation, due to the intrinsic absence of band gap in graphene [1].

Since better performance is no longer achievable through an increase in clock frequency due to the reasons pointed out above, the natural trend in microprocessor architecture design is to improve the performance by means of parallel architectures. Parallelization is achieved by interconnecting several independent processors forming a Chip Multiprocessor (CMP), and has led towards the recent emergence of multicore and manycore, i.e., more than 16 cores, processors. The main performance bottleneck in these systems is currently defined by the intra-chip communication requirements set by coherency or synchronization, among other common and necessary operations in multicore environments. In this context, the Network-on-Chip (NoC) paradigm was proposed to increase the performance of CMP systems by providing scalable and efficient inter-core communication through wireline routed interconnections. This approach arose as opposed to the traditional bus-based architectures, which scale poorly in terms of delay and energy efficiency due to its time division multiplexing nature, when the number of cores is increased.

طراحی بافرهای کانال باصرفه در مصرف انرژی با مسیریاب کنارگذر کننده برای شبکه بر روی تراشه

Design of Energy-Efficient Channel Buffers with Router Bypassing for Network-on-Chips (NoCs)

Abstract

Network-on-chip (NoC) architectures are fast becoming an attractive solution to address the interconnect delay problems in chip multiprocessors (CMPs). However, increased power dissipation and limited performance improvements have hindered the wide-deployment of NoCs. In this paper, we combine two techniques of adaptive channel buffers and router pipeline bypassing to simultaneously reduce power consumption and improve performance. Power consumption can be decreased by reducing the size of the router buffers. However, as reducing router buffers alone will significantly degrade performance, we compensate by utilizing the newly proposed dual-function channel buffers that allow flits to be stored on wires when required. Network bypassing technique, on the other hand, allows flits to bypass the router pipeline and thereby avoid the router buffers altogether. We combine the two techniques and attempt to keep the flits on the wires from source to destination. Our simulation results of the proposed methodology combining the two techniques, yield a overall power reduction of 62% over the baseline and improve performance (throughput and latency) by more than 10%.

1 Introduction

As the industry builds multi-core architecture involving tens and hundreds of cores in the future, on-chip interconnection networks have emerged as a promising candidate for solving the wire-delay problem facing current chip multiprocessors (CMPs) [1], [2]. However, one of the major research challenges currently faced by on-chip interconnection network designers is that of power dissipation [3]. For example, in the Intel TeraFLOPS processor architecture, the interconnect consumes more than 28% of the total power budget, when the expected power budget should be less than 10% [4]. NoC architectures are characterized by the links for data transmission and the routers for storing, arbitration and switching functions performed by input buffers, arbiters and the crossbar respectively. Power is dissipated both for communicating data across links as well as for switching and storage within the routers [3]. With the increasing need for low power architectures, NoC research has focused on optimizing buffer design [5], [6], [7], minimizing crossbar power [4], [8], and utilizing 3D interconnects [9].

Modular router design ensures that the network bandwidth and storage is shared evenly among all the input channels and packets. This effective sharing of resources (buffer and channel) is achieved by implementing routing, virtual channel (VC) and switch allocation functionalities within the router on a hop-by-hop basis. While the sharing of resources improves the utilization, it also leads to excessive delays seen by every packet/flit traversing from source to destination. Recently, Express Virtual Channel (EVCs) [10] based flow control allowed some network packets to bypass buffering, arbitration and crossbar switching within a single dimension of the on-chip routers, thereby improving latency and reducing power consumption. However, buffer availability through credit based system and VC information has to be explicitly communicated across multiple EVC nodes, which in turn increases the complexity of the design. Recent NOCHI [11] design extended EVCs by allowing buffer/VC information to be broadcast to all nodes using low-swing multi-drop wires which overcomes some of the shortcomings of EVC design. However, NOCHI relies on the use of global wires which requires a separate control plane. This extra control plane adds excessive area. Additionally, broadcasting of communication information across every node adds power (0.6 mW/TX and 0.4 mW/RX). Given the tight power budget, this design maybe suitable where performance is more critical than power consumption such as real-time systems.

Reducing the size of the input router buffers is a natural approach to reduce the power to read/write a flit and area overhead of the router. However, the network performance and flow control is primarily characterized by the input buffers [12]. Recently, iDEAL (inter-router Dual-function Energy and Area-efficient Links) [7], [13] proposed to reduce the size of the buffer and to minimize the performance degradation due to the reduced buffer size, the already existing repeaters along the inter-router channels are doubled as buffers along the channel when required. Research initiatives into optimizing the performance of the repeaters have shown that the repeaters can also be designed to sample and hold data values thereby storing values on the channels [14]. In addition, iDEAL makes use of dynamic buffer allocation to enable a higher buffer occupancy where space is reserved on a per flit basis.

الگوریتم اندازه گیری بافر برای شبکه ها در تراشه با استفاده از TDMA و کنترل جریان پایان به پایان اعتباری

A buffer-sizing Algorithm for Networks on Chip using TDMA and credit-based end-to-end Flow Control

Abstract

When designing a system-on-chip (SoC) using a network- on-chip (NoC), silicon area and power consumption are two key elements to optimize. A dominant part of the NoC area and power consumption is due to the buffers in the network interfaces (NIs) needed to decouple computation from communication. Having such a decoupling prevents stalling of IP blocks due to the communication interconnect. The size of these buffers is especially important in real-time systems, as there they should be big enough to obtain predictable performance. To ensure that buffers do not overflow, end- to-end flow-control is needed. One form of end-to-end flow- control used in NoCs is credit-based flow-control. This form places additional requirements on the buffer sizes, because the flow-control delays need to be taken into account. In this work, we present an algorithm to find the minimal decoupling buffer sizes for a NoC using TDMA and credit- based end-to-end flow-control, subject to the performance constraints of the applications running on the SoC. Our experiments show that our method results in a 84% reduction of the total NoC buffer area when compared to the state-of- the art buffer-sizing methods. Moreover, our method has a low run-time complexity, producing results in the order of minutes for our experiments, enabling quick design cycles for large SoC designs. Finally, our method can take into account multiple usecases running on the same SoC.

1 Introduction

To effectively tackle the increasing design complexity of SoCs, the computation architecture needs to be decoupled from the communication architecture [16]. By such decoupling, the computation and the communication architectures can be designed independently, thereby speeding up the entire design process and hence reducing the time-to-market of SoCs. NoCs can offer such decoupling with decoupling buffers between the computational blocks and the communication blocks, thereby hiding the differences between the operating speeds and burstiness of the cores and the NoC. This allows the cores to execute their transactions without noticing the presence or impact of an interconnect, for example they will not stall if the NoC is busy with another core. Methods to find the minimum size of the NoC decoupling buffers for the set of applications that are run on the SoC is an important problem for two reasons. First, the decoupling buffers take up a significant amount of the NoC area and power consumption, thus finding the minimum buffering requirements is key to achieve an efficient NoC implementation. Second, for a predictable system behavior, we need to compute the minimum buffering that still satisfies the application requirements. Moreover, some NoCs employ credit-based end-to-end flow control mechanisms to provide guaranteed system operation and to remove message-dependent deadlocks in the system [1]. In this case, additional buffering is required to hide the end-to-end latency for the flow control mechanism and to provide full throughput operation. If the buffers are too small, then the throughput and latency are affected and no end-to-end guarantees can be given. In this paper we address the problem of computing the minimum size of the decoupling buffers of the NoC. We present an application-specific design method for determining the minimal buffer sizes for the Guaranteed Throughput (GT) connections of the Æthereal NoC architecture [15]. We model the application traffic behavior and the network behavior to determine the exact bounds on buffer-sizing. In our method, we also consider the buffering requirements due to the use of credit-based end-to-end flow control. We apply our method to several SoC designs, which show that the proposed method leads to a large reduction in the total NoC buffer area (84% on average) and power consumption when compared to an analytical method. Our method has a low run-time complexity and is therefore applicable to complex SoC designs too. The method can be applied for designs with multiple usecases, by taking the maximum required buffer size over all usecases for each buffer. Finally, the method is also integrated into our fully automatic design flow, enabling fast design cycles over a SoC design. Although the algorithmic method is presented for the Æthereal architecture, it can be applied to any NoC for which the behavior of both the IP cores and the network is periodic, such as aSoc [5] and Nostrum [6]. Traditionally, simulation (or trace) based approaches such as [12] are used to compute the buffering requirements in systems. While they provide an optimal bound for the given trace, there is no guarantee that the derived buffer sizes will satisfy different traces. Hence, they cannot be used to build predictable systems. Analytical methods for sizing buffers based on jitter-constrained periodic behavior are known, such as the ones presented in [2, 3]. These methods are usually too pessimistic and can result in larger buffers than required for the design. We quantify this in Section 5. Stochastic approaches based on queuing theory are shown in [7]. Such stochastic models can only approximate the actual traffic characteristics of the application, and hence system behavior cannot be guaranteed. A general mathematical theory, network calculus [8], has been established to model network behavior.It allows computing bounds on delays and back-logs in networks. The foundations of our proposed algorithmic approach to buffersizing are based on the models of network calculus. Synchronous Data Flow (SDF) graphs to model signal processing and multimedia applications have been presented by several researchers [9]. Using SDF models to minimize buffering requirements of processors has been presented in [10]. The use of SDFs to model NoCs has been presented in [11]. The SDF models however assume a uniform data production and consumption to compute the buffering requirements. In NoCs that provide throughput guarantees, the TDMA slots allocated to a traffic stream need not be uniformly spread over time. Thus, SDF models can not model the network in such detail as shown here, and the results are hence less optimal.

عملکرد چندپردازنده های تراشه چند رشته ای و پیامدها برای طراحی سیستم عامل

Performance of multithreaded chip multiprocessors and implications for operating system design

چکیده
1- مقدمه
2- سابقه و شبیه ساز
3- منابع تنگناهای عملکرد
3-1 خط لوله پردازنده
3-2 کش های پردازنده
4- برنامه ریزی BALANCE SET
4-1- مدلی برای نسبت از دست رفتن کش
4-2 زمانبندی تنظیم شده-تعادل
4-3 نتایج
5- پیاده سازی زمانبند
6- کار مرتبط
7- نتایج

چکیده

چکیده
طراحی یک سیستم عامل اغلب از معماری سخت افزار هدف تحت تاثیر قرار می گیرد. در حالی که معماری های تک پردازنده و چند پردازنده به خوبی درک شده اند، چندپردازنده های تراشه چند رشته ای (CMT) به خوبی درک نشده اند–یک نسل جدید از پردازنده های طراحی شده برای بهبود عملکرد کاربردهای حافظه-محور. فقط اولین سیستم های مجهز به پردازنده های CMT در دسترس است، به طوری که در حال حاضر درک چگونگی به دست آوردن بهترین عملکرد از چنین سیستم هایی برای ما بسیار مهم است.
هدف از کار ما, درک اصول عملکرد CMT و شناسایی مفاهیم طراحی سیستم عامل است. ما نحوه تاثیرپذیری عملکرد یک پردازنده CMT در کشاکش خط لوله پردازنده، حافظه نهان داده L1 و حافظه نهان L2 را تحلیل نموده ایم، و رویکردهای سیستم عامل برای مدیریت این منابع عملکرد حیاتی را مورد بررسی قرار داده ایم. پس از مشخص شدن این مورد که کشاکش برای کش (حافظه نهان) L2 می تواند بیشترین تاثیر منفی را بر روی عملکرد پردازنده داشته باشد، بهبود عملکرد بالقوه را تعیین نموده ایم که می تواند از برنامه ریزی سیستم عامل آگاه از-L2 به دست آید. ما یک سیاست برنامه ریزی را بر اساس اصل تعادل-تنظیم شده ارزیابی نمودیم و متوجه شدیم که این مقوله دارای پتانسیل برای کاهش نسبت های از دست رفتگی در L2 تا 19-37٪ و بهبود توان عملیاتی پردازنده تا 27-45٪ است. دستیابی به بهبود مشابه در سخت افزار به دو برابر شدن اندازه کش L2 نیاز دارد.

1. مقدمه
یک سیستم عامل, یک لایه انتزاعی بین سخت افزار و نرم افزار فراهم می کند. کار آن, در معرض قرار دادن توان سخت افزار به کاربردها و در عین حال پنهان کردن پیچیدگی های آن است. جای تعجب نیست که معماری سخت افزار, طراحی سیستم عامل را تحت تاثیر قرار می دهد. موضوع طراحی سیستم عامل برای پردازنده های معمولی در گذشته بررسی شده است. این مقاله با بررسی زمینه طراحی سیستم عامل برای یک خانواده از پردازنده ها شروع می شود: چندپردازنده های تراشه چند رشته ای (CMT).
6. کار مرتبط
کار قبلی, الگوریتم های زمانبندی را برای پردازنده های تک هسته ای SMT پیشنهاد داده است که موجب بهبود زمان پاسخ سیستم تا 17% شده اند [1,2,12]. این الگوریتم ها شامل نمونه برداری فضای زمانبندی های ممکن و استفاده از زمانبندی هایی می شوند که به بهترین شکل عمل می کنند. این روش می تواند به طور مجازی بدون سربار پیاده سازی شود, اما به حمایت سخت افزاری نیاز دارد. الگوریتم زمانبندی ما به این علت متفاوت است که از مدلسازی برای پیش بینی بهترین زمانبندی استفاده می کند. مدلسازی برای نمونه برداری در هنگام بزرگ بودن فضای نمونه ترجیح داده می شود, مثلاً روی یک سیستم مجهز شده با چندین زمینه رشته (یعنی یک پردازنده CMT) که صدها رشته را ایجاد می کند. مقایسه اثربخشی و هزینه های روش پیشنهادی در مطالعه SMT برای ما روی یک پیکربندی CMT بزرگ جالب خواهد بود. امیدواریم ایده ها از مطالعه پیگیرانه در مورد گنجاندن اولویت ها در زمانبند آگاه از SMT [2] را برای بهبود انصاف زمانبند خود اعمال نماییم.

Abstract

An operating system’s design is often influenced by the architecture of the target hardware. While uniprocessor and multiprocessor architectures are well understood, such is not the case for multithreaded chip multiprocessors (CMT) – a new generation of processors designed to improve performance of memory-intensive applications. The first systems equipped with CMT processors are just becoming available, so it is critical that we now understand how to obtain the best performance from such systems.

The goal of our work is to understand the fundamentals of CMT performance and identify the implications for operating system design. We have analyzed how the performance of a CMT processor is affected by contention for the processor pipeline, the L1 data cache, and the L2 cache, and have investigated operating system approaches to the management of these performance-critical resources. Having found that contention for the L2 cache can have the greatest negative impact on processor performance, we have quantified the potential performance improvement that can be achieved from L2-aware OS scheduling. We evaluated a scheduling policy based on the balance-set principle and found that it has a potential to reduce miss ratios in the L2 by 19-37% and improve processor throughput by 27-45%. To achieve a similar improvement in hardware requires doubling the size of the L2 cache.

1. INTRODUCTION

An operating system provides a layer of abstraction between the hardware and the software. Its job is to expose the power of the hardware to applications, while hiding its complexities. It is no surprise that the architecture of the hardware influences the design of the operating system. The subject of operating system design for conventional processors has been addressed in the past. This paper begins to investigate the area of operating system design for a new family of processors: multithreaded chip multiprocessors (CMT).

6. RELATED WORK

Previous work has proposed scheduling algorithms for single-core SMT processors that have been shown to improve system response time by 17% [1, 2, 12]. These algorithms involved sampling the space of possible schedules and using the ones that performed the best. This method can be implemented with virtually no overhead but requires hardware support. Our scheduling algorithm is different in that it uses modeling to predict the best schedule. Modeling may be preferable to sampling when the sample space becomes very large, such as on a system equipped with dozens of thread contexts (i.e., a CMT processor) running hundreds of threads. It would be interesting to compare the effectiveness and costs of the method proposed in the SMT study to ours on a large CMT configuration. We are also hoping to apply ideas from the follow-up study on incorporating priorities into the SMT-aware scheduler [2] to improve fairness of our scheduler..

آزمایش یک سیستم روی یک تراشه با میکروپروسسور تعبیه شده

Testing a system-on-a-chip with embedded microprocessor

کیفیت ترجمه این مقاله پایین میباشد 

ترجمه این مقاله به صورت ناقص انجام شده است.

چکیده
1- مقدمه
2- آزمایش هسته میکروپروسسور
2-1 ساختار آزمون برای هسته میکروپروسسور
2-2 توالی آزمون برای هسته میکروپروسسور
3- آزمایش حافظه های تعبیه شده
3-1 رویه آزمون
4- آزمایش هسته های خاص تابع
4-1 رویه آزمون

چکیده

در این مقاله، ما روش آزمون برای هسته های تعبیه شده بر اساس سیستم روی یک تراشه (SoC) را که شامل یک هسته میکروپروسسور می شود آزمایش می کنیم. ابتداً هسته میکروپروسسور برای صحت تمام دستورالعمل ها آزمایش می شود و سپس قدرت محاسبه هسته میکروپروسسور برای آزمایش حافظه های روی تراشه و دیگر هسته ها استفاده می شود. یک مجموعه آزمون iddq نیز برای آشکارسازی عیوب فیزیکی استفاده می شود و ویژگی های طراحی برای تسهیل آزمون Iddq توصیف می شوند.

1- مقدمه
در سال های اخیر، فناوری ASIC از فلسفه تنظیم-تراشه به یک مفهوم سیستم روی یک تراشه مبتنی بر هسته های تعبیه شده (SoC) تکامل یافته است. یک SoC شامل بلوک های وظیفه ای قابل استفاده مجدد مختلف به نام هسته هایی مانند حافظه ها، میکروپروسسورها، DSPها، کنترل باس و واسطه هایی مانند PCI و USB می شود. در حالیکه استفاده از هسته ها در SoC به عنوان گستره وسیعی از کاربردها به کار گرفته می شود، پیچیدگی این تراشه ها بسیار فراتر از آنست که توسط روش های مرسوم آزمایش شود [1]. مرجع [2]، یک مرور کلی مناسب را برای مشکلات آزمون فراهم می کند. یک مقدار اساسی برای جستجو، برای پرداختن به مشکلات آزمون، مورد بررسی است [1-5]. در تولید SoC، ترکیبی از روش های آزمون مانند آزمون وظیفه ای، اسکن کامل، BIST، Iddq و غیره استفاده می شوند. به معنای گسترده تر، هسته های فردی توسط یک یا چند روش زیر آزمایش می شوند:
1- آزمایش یک هسته از طریق آزمایش وظیفه ای سیستم-تراشه
2- کاربرد آزمون مستقیم در حین دسترسی به هسته از طریق مالتی پلکس نمودن پین I/O
3- کاربرد آزمون برای هسته از طریق اسکن مرز موضعی یا یک ثبات؛
4- اسکن نمودن خودآزمون توکار از طریق انواع مکانیزم های دسترسی و کنترل
5- راه حل های مناسب؛
در این مقاله، ما یک روش آزمون را برای SoC توصیف می کنیم که شامل یک هسته میکروپروسسور می شود. روش آزمون می تواند به چهار زیرمجموعه تقسیم شود: (i) آزمایش هسته میکروپروسسور توسط اطمینان از صحت تمام دستورالعمل های آن؛ (ii) استفاده از هسته میکروپروسسور برای آزمایش حافظه های تعبیه شده؛ (iii) استفاده از هسته میکروپروسسور برای آزمایش دیگر هسته ها؛ (iv) پیاده سازی و طراحی برای آزمایش Iddq. اساساً از بخش 2 تا 5، این مقاله به چهار قسمت سازماندهی شده است که هر کدام یک زیرمجموعه از روش آزمون را توصیف می کند و نهایتاً بخش 6 شامل نتیجه گیری ها می شود.

Abstract

Abstract: In this paper, we describe the test methodology for embedded cores based system-on-a-chip (SoC) which contains a microprocessor core. First the microprocessor core is tested for correctness of all the instructions and then the computation power of the microprocessor core is used to test the on-chip memories and other cores, A small Iddq test set is also used to detect physical defects. The design features to facilitate Iddq testing are described.

آزمایش یک سیستم روی یک تراشه با میکروپروسسور تعبیه شده

Testing a system-on-a-chip with embedded microprocessor

مقاله انگلیسی رایگان

ترجمه فارسی رایگان 

بخشی از ترجمه فارسی مقاله:

بوت PS و پیکربندی دستگاه
دستگاه های Zynq-7000 و Zynq-7000S از یک فرایند پردازش بوت چند مرحله ای استفاده می کنند که از بوت ایمن و غیر ایمن پشتیبانی می کند. PS سرور فرایند پیکربندی و بوت است. برای یک بوت ایمن ، PL باید روشن شود تا استفاده از بلوک ایمن واقع درونPL، که رمز گشایی / اهراز هویت 256 بیت AES و SHA را فراهم می کند. پس از ریست، پین حالت دستگاه به عنوان خوانده شده برای تعیین دستگاه بوت اولیه مورد استفاده قرار گیرد:: NOR، NAND، SPIچهارگانه ، SD، و یا JTAG. JTAG تنها می تواند به عنوان یک منبع بوت غیر امن استفاده می شود و برای اهداف اشکالزدایی در نظر گرفته شده است. یکی از CPUهای ARM Cortex-A9 کد را بر روی تراشه ی ROM و کپی های مرحله ی اول بارگذاری(FSBL) از دستگاه بوت در OCM اجرا می کند و پردازشگر FSBL را اجرا می کند. Xilinx نمونه هایی از FSBLرا تامین می کند یا کاربران خود آن را ایجاد می کنند. FSBL بوت PS را آغاز می کند و PL را پیکربندی می کند. FSBL بوت PS را آغاز می کند و می تواند بار و پیکربندی PL، و یا پیکربندی PL را به مرحله بعد به تعویق بیندازد
FSBL معمولا یک نرم افزار کاربر و یا اختیاری دوم بارگیری مرحله بوت (SSBL) مانند U-بوت را بارگیری می کند.
کاربران از SSBL ،Xilinx یا شخص ثالث را بدست می آورند، یا آنها می توانند SSBL خود را ایجاد کنند. SSBL فرایند بوت توسط کد بارگذاری از هر یک از دستگاه های بوت اولیه و یا از منابع دیگر مانند USB، اترنت، و غیره را ادامه می دهد.اگر FSBL نتواند PL راپیکربندی کند SSBL می تواند این کاررا انجام دهد ، و یا دوباره پیکربندی می تواند به مرحله بعد به تعویق بیفتد. کنترل رابط حافظه ثابت NAND) ، NOR،یا SPIچهارتایی) با استفاده از تنظیمات پیش فرض پیکربندی شده است.
به منظور بهبود سرعت پیکربندی دستگاه، این تنظیمات را می توان با اطلاعات ارائه شده در هدر تصویر بوت تغییر اصلاح کرد.
تصویر ROM بوت، پس از بوت کاربر قابل خواندن و یا بازخوانی نیست.
پشتیبانی اشکال زدایی سخت افزار و نرم افزار
سیستم اشکال زدایی مورد استفاده در خانواده Zynq-7000 بر اساس معماری ARM CoreSight بنا نهاده شده است. این سیستم از اجزای ARM CoreSight از جمله یک بافر تعبیه شده ردیابی (ETB)، یک ماکروسل برنامه ردیابی (PTM)، و یک ماکروسل اثری ابزار (ITM). استفاده می کند. این راهنمای ویژگی های مسیریابی همچنین نقاط شکست و محرک سخت افزار را فعال می سازد. منطق برنامه ریزی می تواند با تحلیلگر منطق تجمیعی اشکال زدایی شود.
پورت های اشکال زدایی
دو پورت JTAG موجود هستند و می توانند با یکدیگر زنجیره شوند یا بطور جداگانه استفاده شوند. وقتی با یکدیگر زنجیره می شوند، یک پورت مجزا برای دانلودهای کد پردازشگر ARM و عملیات کنترل زمان اجرا، پیکربندی PL، و اشکال زدایی PL با نرم افزار تجزیه و تحلیل منطقی تعبیه شده ChipScope ™ اشکال زدایی می شود.این ابزارهایی همچون کیت توسعه ی نرم افزار Xilinx(SDK) و تحلیلگر ChipScope Pro را برای سهیم کردن یک کابل دانلود مجزا از Xilinx فعال می سازد. وقتی یک زنجیره ی JTAG تقسیم می شود، یک پورت برای پشتیبانی PS استفاده می شود، از جمله دسترسی مستقیم به رابط ARM DAP. این رابط CoreSight امکان استفاده از اشکال زدایی و توسعه نرم افزار ابزار ARM سازگار مانند توسعه استودیو 5 (DS-5 ™) را فعال می سازد.
پورت JTAG دیگر پس از آن می تواند توسط ابزار Xilinx را FPGA برای دسترسی به PL از جمله دانلود پیکربندی و اشکال زدایی بیت استریم PL با تجزیه و تحلیل منطقی یکپارچه مورد استفاده قرار گیرد. در این حالت، کاربران می توانند به شیوه ای مشابه FPGA مستقل برای دانلود، و اشکال زدایی PL اقدام کنند.
مدیریت قدرت
PS و PL از صفحه‌های قدرت مختلف قرار دارند. این PS و PL را قادر می‌سازد به ریل‌های قدرت مستقل، هریک با پین‌های منبع تغذیه خودش، متصل شود. اگر حالت خاموش PL مورد نیاز باشد، کاربر می‌تواند ریل‌های قدرت PS و PL را با یکدیگر متصل کند. وقتی که PS در حالت خاموش است، PL را در شرایط ریست دائمی نگه می‌دارد. کنترل قدرت برای PL از طریق پین‌های خارجی در PL انجام می‌شود. مدار مدیریت قدرت خارجی می‌تواند برای کنترل قدرت استفاده شود، مدار مدیریت قدرت خارجی می‌تواند توسط نرم‌افزار و PS GPIO کنترل شود.

بخشی از مقاله انگلیسی:

PS Boot and Device Configuration

Zynq-7000 and Zynq-7000S devices use a multi-stage boot process that supports both a non-secure and a secure boot. The PS is the master of the boot and configuration process. For a secure boot, the PL must be powered on to enable the use of the security block located within the PL, which provides 256-bit AES and SHA decryption/authentication. Upon reset, the device mode pins are read to determine the primary boot device to be used: NOR, NAND, Quad-SPI, SD, or JTAG. JTAG can only be used as a non-secure boot source and is intended for debugging purposes. One of the ARM Cortex-A9 CPUs executes code out of on-chip ROM and copies the first stage boot loader (FSBL) from the boot device to the OCM. After copying the FSBL to OCM, the processor executes the FSBL. Xilinx supplies example FSBLs or users can create their own. The FSBL initiates the boot of the PS and can load and configure the PL, or configuration of the PL can be deferred to a later stage. The FSBL typically loads either a user application or an optional second stage boot loader (SSBL) such as U-Boot. Users obtain the SSBL from Xilinx or a third party, or they can create their own SSBL. The SSBL continues the boot process by loading code from any of the primary boot devices or from other sources such as USB, Ethernet, etc. If the FSBL did not configure the PL, the SSBL can do so, or again, the configuration can be deferred to a later stage. The static memory interface controller (NAND, NOR, or Quad-SPI) is configured using default settings. To improve device configuration speed, these settings can be modified by information provided in the boot image header. The ROM boot image is not user readable or callable after boot.

Hardware and Software Debug Support

The debug system used in the Zynq-7000 family is based on ARM’s CoreSight architecture. It uses ARM CoreSight components including an embedded trace buffer (ETB), a program trace macrocell (PTM), and an instrument trace macrocell (ITM). This enables instruction trace features as well as hardware breakpoints and triggers. The programmable logic can be debugged with the integrated logic analyzer.

Debug Ports

Two JTAG ports are available and can be chained together or used separately. When chained together, a single port is used for ARM processor code downloads and run-time control operations, PL configuration, and PL debug with the ChipScope™ Pro embedded logic analyzer. This enables tools such as the Xilinx Software Development Kit (SDK) and ChipScope Pro analyzer to share a single download cable from Xilinx. When the JTAG chain is split, one port is used for PS support, including direct access to the ARM DAP interface. This CoreSight interface enables the use of ARM-compliant debug and software development tools such as Development Studio 5 (DS-5™). The other JTAG port can then be used by the Xilinx FPGA tools for access to the PL, including configuration bitstream downloads and PL debug with the integrated logic analyzer. In this mode, users can download to, and debug the PL in the same manner as a stand-alone FPGA.

Power Management

The PS and PL reside on different power planes. This enables the PS and PL to be connected to independent power rails, each with its own dedicated power supply pins. If PL power-off mode is not needed, the user can tie the PS and PL power rails together. When the PS is in power-off mode, it holds the PL in a permanent reset condition. The power control for the PL is accomplished through external pins to the PL. External power management circuitry can be used to control power. The external power management circuitry could be controlled by software and the PS GPIO.