دانلود رایگان ترجمه مقاله بررسی SoC های قابل برنامه ریزی Zynq–7000

مقاله انگلیسی رایگان

ترجمه فارسی رایگان 

بخشی از ترجمه فارسی مقاله:

بوت PS و پیکربندی دستگاه
دستگاه های Zynq-7000 و Zynq-7000S از یک فرایند پردازش بوت چند مرحله ای استفاده می کنند که از بوت ایمن و غیر ایمن پشتیبانی می کند. PS سرور فرایند پیکربندی و بوت است. برای یک بوت ایمن ، PL باید روشن شود تا استفاده از بلوک ایمن واقع درونPL، که رمز گشایی / اهراز هویت 256 بیت AES و SHA را فراهم می کند. پس از ریست، پین حالت دستگاه به عنوان خوانده شده برای تعیین دستگاه بوت اولیه مورد استفاده قرار گیرد:: NOR، NAND، SPIچهارگانه ، SD، و یا JTAG. JTAG تنها می تواند به عنوان یک منبع بوت غیر امن استفاده می شود و برای اهداف اشکالزدایی در نظر گرفته شده است. یکی از CPUهای ARM Cortex-A9 کد را بر روی تراشه ی ROM و کپی های مرحله ی اول بارگذاری(FSBL) از دستگاه بوت در OCM اجرا می کند و پردازشگر FSBL را اجرا می کند. Xilinx نمونه هایی از FSBLرا تامین می کند یا کاربران خود آن را ایجاد می کنند. FSBL بوت PS را آغاز می کند و PL را پیکربندی می کند. FSBL بوت PS را آغاز می کند و می تواند بار و پیکربندی PL، و یا پیکربندی PL را به مرحله بعد به تعویق بیندازد
FSBL معمولا یک نرم افزار کاربر و یا اختیاری دوم بارگیری مرحله بوت (SSBL) مانند U-بوت را بارگیری می کند.
کاربران از SSBL ،Xilinx یا شخص ثالث را بدست می آورند، یا آنها می توانند SSBL خود را ایجاد کنند. SSBL فرایند بوت توسط کد بارگذاری از هر یک از دستگاه های بوت اولیه و یا از منابع دیگر مانند USB، اترنت، و غیره را ادامه می دهد.اگر FSBL نتواند PL راپیکربندی کند SSBL می تواند این کاررا انجام دهد ، و یا دوباره پیکربندی می تواند به مرحله بعد به تعویق بیفتد. کنترل رابط حافظه ثابت NAND) ، NOR،یا SPIچهارتایی) با استفاده از تنظیمات پیش فرض پیکربندی شده است.
به منظور بهبود سرعت پیکربندی دستگاه، این تنظیمات را می توان با اطلاعات ارائه شده در هدر تصویر بوت تغییر اصلاح کرد.
تصویر ROM بوت، پس از بوت کاربر قابل خواندن و یا بازخوانی نیست.
پشتیبانی اشکال زدایی سخت افزار و نرم افزار
سیستم اشکال زدایی مورد استفاده در خانواده Zynq-7000 بر اساس معماری ARM CoreSight بنا نهاده شده است. این سیستم از اجزای ARM CoreSight از جمله یک بافر تعبیه شده ردیابی (ETB)، یک ماکروسل برنامه ردیابی (PTM)، و یک ماکروسل اثری ابزار (ITM). استفاده می کند. این راهنمای ویژگی های مسیریابی همچنین نقاط شکست و محرک سخت افزار را فعال می سازد. منطق برنامه ریزی می تواند با تحلیلگر منطق تجمیعی اشکال زدایی شود.
پورت های اشکال زدایی
دو پورت JTAG موجود هستند و می توانند با یکدیگر زنجیره شوند یا بطور جداگانه استفاده شوند. وقتی با یکدیگر زنجیره می شوند، یک پورت مجزا برای دانلودهای کد پردازشگر ARM و عملیات کنترل زمان اجرا، پیکربندی PL، و اشکال زدایی PL با نرم افزار تجزیه و تحلیل منطقی تعبیه شده ChipScope ™ اشکال زدایی می شود.این ابزارهایی همچون کیت توسعه ی نرم افزار Xilinx(SDK) و تحلیلگر ChipScope Pro را برای سهیم کردن یک کابل دانلود مجزا از Xilinx فعال می سازد. وقتی یک زنجیره ی JTAG تقسیم می شود، یک پورت برای پشتیبانی PS استفاده می شود، از جمله دسترسی مستقیم به رابط ARM DAP. این رابط CoreSight امکان استفاده از اشکال زدایی و توسعه نرم افزار ابزار ARM سازگار مانند توسعه استودیو 5 (DS-5 ™) را فعال می سازد.
پورت JTAG دیگر پس از آن می تواند توسط ابزار Xilinx را FPGA برای دسترسی به PL از جمله دانلود پیکربندی و اشکال زدایی بیت استریم PL با تجزیه و تحلیل منطقی یکپارچه مورد استفاده قرار گیرد. در این حالت، کاربران می توانند به شیوه ای مشابه FPGA مستقل برای دانلود، و اشکال زدایی PL اقدام کنند.
مدیریت قدرت
PS و PL از صفحه‌های قدرت مختلف قرار دارند. این PS و PL را قادر می‌سازد به ریل‌های قدرت مستقل، هریک با پین‌های منبع تغذیه خودش، متصل شود. اگر حالت خاموش PL مورد نیاز باشد، کاربر می‌تواند ریل‌های قدرت PS و PL را با یکدیگر متصل کند. وقتی که PS در حالت خاموش است، PL را در شرایط ریست دائمی نگه می‌دارد. کنترل قدرت برای PL از طریق پین‌های خارجی در PL انجام می‌شود. مدار مدیریت قدرت خارجی می‌تواند برای کنترل قدرت استفاده شود، مدار مدیریت قدرت خارجی می‌تواند توسط نرم‌افزار و PS GPIO کنترل شود.

بخشی از مقاله انگلیسی:

PS Boot and Device Configuration

Zynq-7000 and Zynq-7000S devices use a multi-stage boot process that supports both a non-secure and a secure boot. The PS is the master of the boot and configuration process. For a secure boot, the PL must be powered on to enable the use of the security block located within the PL, which provides 256-bit AES and SHA decryption/authentication. Upon reset, the device mode pins are read to determine the primary boot device to be used: NOR, NAND, Quad-SPI, SD, or JTAG. JTAG can only be used as a non-secure boot source and is intended for debugging purposes. One of the ARM Cortex-A9 CPUs executes code out of on-chip ROM and copies the first stage boot loader (FSBL) from the boot device to the OCM. After copying the FSBL to OCM, the processor executes the FSBL. Xilinx supplies example FSBLs or users can create their own. The FSBL initiates the boot of the PS and can load and configure the PL, or configuration of the PL can be deferred to a later stage. The FSBL typically loads either a user application or an optional second stage boot loader (SSBL) such as U-Boot. Users obtain the SSBL from Xilinx or a third party, or they can create their own SSBL. The SSBL continues the boot process by loading code from any of the primary boot devices or from other sources such as USB, Ethernet, etc. If the FSBL did not configure the PL, the SSBL can do so, or again, the configuration can be deferred to a later stage. The static memory interface controller (NAND, NOR, or Quad-SPI) is configured using default settings. To improve device configuration speed, these settings can be modified by information provided in the boot image header. The ROM boot image is not user readable or callable after boot.

Hardware and Software Debug Support

The debug system used in the Zynq-7000 family is based on ARM’s CoreSight architecture. It uses ARM CoreSight components including an embedded trace buffer (ETB), a program trace macrocell (PTM), and an instrument trace macrocell (ITM). This enables instruction trace features as well as hardware breakpoints and triggers. The programmable logic can be debugged with the integrated logic analyzer.

Debug Ports

Two JTAG ports are available and can be chained together or used separately. When chained together, a single port is used for ARM processor code downloads and run-time control operations, PL configuration, and PL debug with the ChipScope™ Pro embedded logic analyzer. This enables tools such as the Xilinx Software Development Kit (SDK) and ChipScope Pro analyzer to share a single download cable from Xilinx. When the JTAG chain is split, one port is used for PS support, including direct access to the ARM DAP interface. This CoreSight interface enables the use of ARM-compliant debug and software development tools such as Development Studio 5 (DS-5™). The other JTAG port can then be used by the Xilinx FPGA tools for access to the PL, including configuration bitstream downloads and PL debug with the integrated logic analyzer. In this mode, users can download to, and debug the PL in the same manner as a stand-alone FPGA.

Power Management

The PS and PL reside on different power planes. This enables the PS and PL to be connected to independent power rails, each with its own dedicated power supply pins. If PL power-off mode is not needed, the user can tie the PS and PL power rails together. When the PS is in power-off mode, it holds the PL in a permanent reset condition. The power control for the PL is accomplished through external pins to the PL. External power management circuitry can be used to control power. The external power management circuitry could be controlled by software and the PS GPIO.