این مقاله انگلیسی ISI در نشریه IEEE در 4 صفحه در سال 2017 منتشر شده و ترجمه آن 13 صفحه میباشد. کیفیت ترجمه این مقاله ویژه – طلایی ⭐️⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	2017
تعداد صفحات مقاله انگلیسی	4 صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی کامپیوتر
گرایش های مرتبط با این مقاله	معماری سیستم های کامپیوتری و سخت افزار کامپیوتر
مجله	اسناد معماری کامپیوتر – COMPUTER ARCHITECTURE LETTERS
دانشگاه	دانشگاه گنت، بلژیک
کلمات کلیدی	GPGPU ،NoC، محدوده بین هسته ای، LLC
شناسه شاپا یا ISSN	ISSN 1556-6056
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

• فهرست مطالب:

چکیده

1. مقدمه

2. زمینه و انگیزه

3. معماری LA-LLC

4. ارزیابی

5. کار مربوطه

6. نتیجه گیری

• بخشی از ترجمه:

6. نتیجه گیری
GPGPUs دارای یک الگوی ترافیکی واحد با نام many-to-few-to-many است که موجب تراکم جدی در شبکه پاسخ می شود. در این مقاله , چنین مشاهده می کنیم که ارتباط هسته به هسته ی کم مصرف می تواند این تنگنا را سبک تر سازد. به منظور استفاده از موقعیت میان هسته ای در GPGPUs , ما LA-LLC را پیشنهاد می کنیم که درخواست های حافظه را قادر می سازد تا داده را از L1s راه دور به جای LLC واکشی نماید. با استفاده از ارتباط میان هسته ای , LA-LLC , ترافیک few-to-many را به ترافیک many-to-many تبدیل کرده و بدین ترتیب , تنگنای شبکه ی پاسخ را کاهش می دهد. ارزیابی های ما نشان می دهد که LA-LLC , 31 درصد از ترافیک few-to-many را به ارتباط بین هسته ها تبدیل می نماید. این کار تاخیر دسترسی حافظه را کاهش داده و عملکرد را به صورت میانگین 21.1 درصد بهبود می بخشد.

• بخشی از مقاله انگلیسی:

6 CONCLUSION

GPGPUs have a unique traffic pattern called many-to-few-to-many which causes serious congestion in the reply network. In this paper, we observe that the underutilized core-to-core communication can be leveraged to alleviate this bottleneck. To exploit intercore locality in GPGPUs, we propose LA-LLC which enables memory requests to fetch data from remote L1s instead of the LLC. By utilizing inter-core communication, LA-LLC transfers few-to-many traffic into many-to-many traffic and thereby mitigates the reply network bottleneck. Our evaluation shows that LA-LLC transforms 31 percent of the few-to-many traffic into communication between cores. This reduces memory access latency and improves performance by 21.1 percent on average.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

نوشته دانلود مقاله ترجمه شده شناخت محدوده بین هسته ای حافظه جهت بهره برداری از ترافیک (IEEE 2017) (ترجمه ویژه – طلایی ⭐️⭐️⭐️) اولین بار در ترجمه فا پدیدار شد.

این مقاله انگلیسی ISI در نشریه ساینس دایرکت (الزویر) در 8 صفحه در سال 2016 منتشر شده و ترجمه آن 21 صفحه میباشد. کیفیت ترجمه این مقاله ویژه – طلایی ⭐️⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	2016
تعداد صفحات مقاله انگلیسی	8 صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی برق و مهندسی فناوری اطلاعات
گرایش های مرتبط با این مقاله	مهندسی الکترونیک، افزاره های میکرو و نانو الکترونیک، سیستم های الکترونیک دیجیتال، برق مخابرات و شبکه های کامپیوتری
مجله	ریز پردازنده ها و میکروسیستم‬‎ ها
دانشگاه	دانشگاه کاتانیا، ایتالیا
کلمات کلیدی	شبکه بر روی تراشه، NOCبی سیم، بهره وری انرژی، انتن
شناسه شاپا یا ISSN	ISSN 0141-9331
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در نشریه Elsevier
نشریه الزویر

• فهرست مطالب:

چکیده
1. مقدمه
2. پژوهش های مرتبط
3. زمینه
3.1. الزامات قدرت سیگنال
3.2. تضعیف رسانه ی بی سیم
4. بهینه سازی جهت آنتن
جهت آنتن
فرمول بندی مسئله
حالت خاص کاربرد
حالت هدف کلی
حالت بدترین وضعیت
جریان کلی طراحی
5. نتایج تجربی
روش شبیه سازی
تجزیه و تحلیل صرفه جویی در انرژی
مطالعه ی موردی
6. نتیجه گیری

• بخشی از ترجمه:

6. نتیجه گیری
در یک WiNoC ، فرستنده و گیرنده ی مراکز رادیویی برای بخش قابل توجهی از کل بودجه ی انرژی ارتباطی در نظر گرفته می شود. در چندی مطالعه در زمینه ی معماری های WiNoC با قدرت کم ، اثر جهت آنتن بر معیارهای قدرت در نظر گرفته نشده است. علاوه بر این ، در این مطالعات فرض بر این است که آنتن ها یک الگوی تابش چند وجهی ارائه می کنند که از واقعیت به دور است ( به عنوان مثال ، به شکل 4 مراجعه شود). در این مقاله ما به نیاز برای کشف فضای طراحی جهت دهی آنتن ها برای بهبود اشکال انرژی معماری های WiNoC پرداختیم. ما حالت های اصلی ، یعنی حالت های خاص کاربرد (AS) ، هدف کلی (GP) و بدترین وضعیت (WC ) را در نظر گرفتیم. در حالت AS ، اطلاعات ارتباطی برای بهینه سازی جهت آنتن مورد استفاده قرار می گیرند ، به گونه ای که هم پوشانی الگوهای تابشی آنتن به حداکثر برسد. حالت GP ، ناشی از AS و با فرض این است که مراکز رادیویی با احتمال یکسان با یکدیگر ارتباط برقرار می کنند. در نهایت ، حالت WC زمانی است که فرستنده و گیرنده هیچ نوع طرح کالیبراسیون قدرت انتقالی را اجرا نمی کند و بنابراین همه ی مراکز رادیویی با استفاده از همان قدرت انتقالی صرف نظر از قدرت آن ها در تراشه ارتباط برقرار می کنند. معماری WiNoC به عنوان معماری WiNoC مرجع در آزمایش ها مورد استفاده قرار می گیرد. اکتشاف فضای طراحی جهت آنتن ها در ترافیک های مختلف ، موجب یک صرفه جویی مهم در انرژی و در همه ی سه حالت مورد نظر می شود.

• بخشی از مقاله انگلیسی:

6. Conclusions

In a WiNoC the transceivers of the radio hubs account for a significant fraction of the total communication energy budget. Several work in literature in the context of low power WiNoC architectures, do not take into account the impact of the antenna directivity on power metrics. In addition, they assume that anten- nas present an omnidirectional radiation pattern which is far away from the reality (see, for instance, Fig. 4). In this paper we have highlighted the need for antennas orientation design space explo- ration for improving the energy figures of WiNoC architectures. We have considered three main scenarios, namely, application specific (AS), general purpose (GP), and worst case (WC). In the AS sce- 461 nario, communication information are exploited for optimizing the orientation of the antennas in such a way to maximize the overlap of the radiation patterns of the antennas which communicate more. The GP scenario, is derived from AS by assuming that all the radio hubs communicate each other with the same probability. Fi- nally, the WC scenario is when the transceiver does not implement any transmitting power on-line calibration scheme and, therefore, all the radio hubs communicate using the same transmitting power irrespective of their location in the chip. A state of the art small- world based WiNoC architecture has been used as reference WiNoC architecture in the experiments. The exploration of the antennas orientation design space under different traffic patterns resulted in important energy savings in all the three scenarios considered.

دانلود رایگان مقاله انگلیسی          خرید ترجمه فارسی مقاله

نوشته دانلود ترجمه مقاله بهره برداری جهت آنتن در معماری NOC وایرلس (ساینس دایرکت – الزویر 2016) (ترجمه ویژه – طلایی ⭐️⭐️⭐️) اولین بار در ترجمه فا پدیدار شد.

این مقاله انگلیسی ISI در 6 صفحه در سال 2016 منتشر شده و ترجمه آن 15 صفحه میباشد. کیفیت ترجمه این مقاله ویژه – طلایی ⭐️⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

نوشته دانلود ترجمه مقاله مدیریت حرارتی زمان اجرای شبکه 3D درون تراشه ای (2016) (ترجمه ویژه – طلایی ⭐️⭐️⭐️) اولین بار در ترجمه فا پدیدار شد.

• فهرست مطالب:

چکیده

1 . مقدمه

2. کارهای مرتبط

3. مدل سطح سیستم برای خرابی NoC

3.1. احتمال خرابی لینک NoC

3.2. مطالعه موردی NoC

4. مسیریابی مقاوم در برابر-تغییرپذیری

4.1. مسیریابی XY مقاوم در برابر-تغییرپذیری

4.2. مسیریابی West-First مقاوم در برابر-تغییرپذیری

4.3. مسیریابی Negative-first مقاوم در برابر-تغییرپذیری

4.4. مسیریابی Odd-Even مقاوم در برابر-تغییرپذیری

5. نتایج شبیه سازی

5.1. NoCTweak

5.2. شبیه سازی نرخ های خرابی NoC

5.3. مقایسه پروتکل مسیریابی

5.4. تجزیه و تحلیل سرعت تزریق

5.5. تجزیه و تحلیل اندازه بافر

5.6. مقیاس بندی اندازه مش

5.7. تجزیه و تحلیل گره فناوری

6. نتیجه گیری و کار آینده

• بخشی از ترجمه:

6. نتیجه گیری و کار آینده

در این مقاله، مدل خرابی لینک NoC در سطح سیستم برای نقض های زمانبندی حاصل از تغییرات فرآیند ارائه شده است. الگوریتم های مسیریابی مقاوم در برابر-تغییرپذیری XY، West-First، Negative-First، و Odd-Even نیز در این مقاله پیشنهاد شده است که در آن نقل مکان ها به لینک ها با احتمال خرابی کمتر مسیریابی می شوند تا در برابر تغییرات فرآیند تحمل داشته باشند. نتایج نشان می دهد که مسیریابی مقاوم در برابر-تغییرپذیری West-First در حدود 56٪ کاهش را در کلی نرخ خرابی NoC به همراه دارد، در حالی که مسیریابی XY مقاوم در برابر-تغییرپذیری، نرخ های خرابی NoC را تنها تا 3٪، برای مطالعه موردی مش 8 x 8 با ترافیک تصادفی ورودی یکنواخت، نرخ تزریق 0.1، و اندازه بافر 16 در 45 نانومتر به حداقل می رساند. همچنین ما نشان می دهیم که، نرخ خرابی NoC با افزایش در اندازه مش و نرخ تزریق یا کاهش در اندازه بافر افزایش می یابد. با مقیاس پایین تکنولوژی، میزان تغییرات فرآیند افزایش می یابد و باعث افزایش نرخ خرابی NoC نیز می شود. علاوه بر این، دیدیم که الگوهای ترافیک مختلف دارای نرخ های مختلف خرابی NoC هستند. این موافق با این واقعیت است که الگوهای ترافیک مختلف، مسیرهای مختلف را اتخاذ می کنند و احتمالات خرابی مختلفی برای لینک ها رخ می دهد. الگوی ترافیک تورنادو دارای بالاترین نرخ خرابی است، در حالی که همسایه الگوی ترافیک دارای کمترین نرخ خرابی NoC است.

• بخشی از مقاله انگلیسی:

6. Conclusion and future work

This paper presented an NoC link failure system-level model for timing violations resulting from process variations. Variability-tolerant XY, West-First, Negative-First, and Odd–Even routing algorithms were also proposed in this paper, where flits are routed to links with lower failure probability in order to tolerate process variations. Results show that variability-tolerant West-First routing achieves around 56% reduction in the overall NoC failure rate, while XY variability-tolerant routing minimizes its NoC failure rate by only 3%, for the case study of an 8 8 mesh with random uniform input traffic, injection rate 0.1, and buffer size 16 at 45 nm. We also note that, NoC failure rate increases with the increase in mesh size and injection rate or decrease in buffer size. As technology scales down, the amount of process variations increases, causing NoC failure rate to increase as well. Additionally, we have seen that, different traffic patterns have different NoC failure rates. This agrees with the fact that different traffic patterns take different routes hence go through different link failure probabilities. The traffic pattern tornado has the highest failure rate, whereas the traffic pattern neighbor has the lowest NoC failure rate.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

نوشته دانلود ترجمه مقاله الگوریتم های مسیریابی تحمل تغییرپذیری برای شبکه درون تراشه ای – الزویر 2014 اولین بار در ترجمه فا پدیدار شد.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	2013
تعداد صفحات مقاله انگلیسی	4 صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی فناوری اطلاعات، کامپیوتر و برق
گرایش های مرتبط با این مقاله	شبکه های کامپیوتری، معماری سیستم های کامپیوتری و مدارهای مجتمع الکترونیک
مجله	سمپوزیوم بین المللی درباره مدار و سیستم – International Symposium on Circuits and Systems
دانشگاه	موسسه میکروالکترونیک و آزمایشگاه ملی علوم و فناوری اطلاعات، دانشگاه Tsinghua، چین
شناسه شاپا یا ISSN	ISSN 2158-1525
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

• فهرست مطالب:

چکیده

1- مقدمه

II. طرح شبکه چهار یدکی (QUAD-SPARE MESH)

A. توپولوژی شبکه چهار یدکی

B. پیکربندی مجدد توپولوژی

C. الگوریتم مسیریابی

III. نتایج ارزیابی و تجربی

A. تحلیل اعتبار

B. تحلیل های اعتبار تنزل زمان

C. زمان متوسط برای تحلیل شکست

D. خروجی

IV. نتیجه گیری

• بخشی از ترجمه:

IV. نتیجه گیری

در این مقاله، یک معماری VLSI که از افزونگی سطح روتر استفاده کرده که بعنوان شبکه چهار یدکی مورد اشاره قرار گرفته، برای طرح های NoC تحمل خطا پیشنهاد شده است. این طرح با این مشکل سر و کار دارد که روتر معیوب، ارتباطات میان PE های سالم را از بین می‌برد. طرح پیشنهادی بطور قابل توجهی اعتبار سیستم و زمان متوسط برای شکست آنرا بهبود می بخشد. پیکربندی مجدد توپولوژی و الگوریتم مسیریابی می‌تواند بطور پویا انجام شود. NoC بعد از پیکربندی مجدد، دوباره با شبکه اصلی سازگار می‌شود که نشان می دهد این طرح برای لایه‌های فوقانی از جمله سیستم عامل‌ها و برنامه‌های کاربردی کاربر، شفاف است. در شبکه چهار یدکی پیشنهادی ، اعتبار NoC توسط استفاده از روترهای یدکی که بطور منظم به تعداد زیادی از روترهای اصلی متصل هستند، بهبود می‌یابد. بنابراین، بالاسری سخت افزار با خروجی بالا، پایین نگه داشته می‌شود. این ایده در استفاده از افزونگی، در توپولوژی 2Dشبکه محدود نمی‌شود؛ آن همچنین می‌تواند در NoC هایی با دیگر توپولوژی ها استفاده شود و بیشتر می‌تواند برای لینک‌های تحمل شکست (خطا) گسترش یابد. معماری تحمل خطای پیشنهادی در نتیجه مقیاس پذیر است و بطور بالقوه در طرح‌های NoC آینده مفید است.

• بخشی از مقاله انگلیسی:

IV. CONCLUSIONS

In this paper, a VLSI architecture employing router-level redundancy, referred to as a quad-spare mesh, is proposed for fault tolerant NoC designs. This design deals with the problem that a faulty router breaks the communication between healthy PEs. The proposed design significantly improves a system’s reliability and its mean time to failure. Topology reconfiguration and routing algorithm can be performed dynamically. The NoC after reconfiguration is consistent to the original network, which implies that this design is transparent to the upper layers including operating systems and user applications. In the proposed quad-spare mesh, the reliability of an NoC is improved by using spare routers, which are regularly connected to as many original routers as possible. Therefore, the hardware overhead is kept low with a high throughput. This idea on the use of redundancy is not restricted in the 2Dmesh topology; it could also be used in NoCs with other types of topologies and could further be extended to tolerate faulty links. The proposed fault tolerant architecture is therefore scalable and potentially useful in future NoC designs.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

نوشته دانلود مقاله ترجمه شده معماری VLSI برای افزایش تحمل خطا در NoC – مجله IEEE 2013 اولین بار در ترجمه فا پدیدار شد.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	2012
تعداد صفحات مقاله انگلیسی	8صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی کامپیوتر
گرایش های مرتبط با این مقاله	معماری سیستم های کامپیوتری و سخت افزار
مجله	پانزدهمین کنفرانس یورو میکرو در طراحی سیستم های دیجیتال   15th Euromicro Conference on Digital System Design (DSD)
دانشگاه	گروه سیستم های الکترونیکی، موسسه فناوری KTH-Royal، سوئد
کلمات کلیدی	پایداری حافظه، پایداری رهاسازی، مقیاس پذیری، حافظه‌ مشترک توزیع شده، شبکه روی چیپ
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

• فهرست مطالب:

چکیده

1- مقدمه

2- کارهای مربوطه

الف) پایداری حافظه در سیستم‌های DSM ریزپردازنده

ب) پایداری حافظه در سیستم های چندهسته‌ای بر پایه‌ی NoC

3- مدل‌های TSO، PSO و RC

الف) مدل TSO

ب) مدل PSO

پ) مدل RC

4- پلتفورم McNoC بر پایه‌ DSM

5- ادراک مدل‌های TSO، PSO و RC

الف) مدل TSO

ب) مدل PSO

پ) مدل RC

6- آزمایش‌ها و نتایج

الف) هزینه‌های پیاده‌سازی سخت‌افزاری

ب) شرایط تجربی

پ) آزمایش‌ها با حجم‌های کار سنتزی

ت) نتایج و بحث

ث) حجم‌های کار کاربردی

1) ضرب ماتریسی

2) جستجوی الگو

3) شمارش بیت/آنالیز داده

7- نتیجه‌گیری

• بخشی از ترجمه:

3) شمارش بیت/آنالیز داده

برنامه‌ی کاربردی یک وکتور داده M[1024] را آنالیز کرده و تعداد بیت‌ها (1) را در هر آیتم داده‌ی صحیح محاسبه می‌کند. M عنصر داده در حافظه‌ی مشترک توزیع‌شده در سراسر شبکه ایجاد می‌شوند. این آیتم‌های داده خوانده و آنالیز می‌شوند و مقادیر خروجی (تعداد 1ها) در حافظه‌ی مشترک توزیع‌شده ذخیره می‌شود. 5 الگوی مختلف ترافیک استفاده شده‌اند (تکمیل بیت ، مشترک محلی ، تصادفی ، گردباد درجه‌ی یک و ترانهادن ). هر گره روی خودش عملیات آیتم‌های داده را انجام می‌دهد و خروجی‌ها را همانجا می‌نویسد. مطابق شکل a12، در الگوی ترافیک شمارش بیت کاهش AET در مدل‌های RC، PSO و TSO نسبت به SC بیشتر است در حالی که کمترین مقدار در الگوی مشترک محلی دیده‌می‌شود. AETها به فاصله‌ی فیزیکی بین گره‌های آغازگر و هدف در شبکه بستگی دارند. در الگوی تصادفی AETها بالا هستند چون الگوی ترافیک بی‌قاعده اشباع و تأخیر شبکه را افزایش می‌دهد. مقادیر AET در مدل‌های RC، PSO و TSO به طور میانگین در شبکه‌ی 8در8 نسبت به مدل SC به ترتیب 5/44%، 2/27% و 9/24% کاهش یافته‌است. طبق انتظار این کاهش در مدل RC بیشتر است. به همین صورت افزایش سرعت نیز در الگوی ترافیک مشترک محلی بالاترین و در الگوی تصادفی پایین‌ترین مقدار را دارد (شکل b12).

• بخشی از مقاله انگلیسی:

3) Bit Count/Data Analysis

The application analyzes a data vector M[1024] and calculates the number of set bits (1) in each integer data item. The M data elements are initialized in the distributed shared memory across the network. These data items are read, analyzed and the output values (number of 1s) are stored in the distributed shared memory. Five different traffic patterns are used. Each node operates on the data items in its (Bit complement, local shared, random, tornado of degree one and transpose) node and also writes the output results in to the same node. for the RC, PSO and TSO models over the SC model under the bit complement traffic pattern, while least is observed under the local shared traffic pattern. The AETs are dependent on the physical distance between the initiator and target nodes in the network. The AETs are high under random traffic pattern, because, irregular traffic pattern increases the network congestion and delay. The AETs under the RC, PSO and TSO models on the average are reduced by 44.5%, 27.2% and 24.9% over the SC model in the 8×8 network. As expected, the AET reduction is more under the RC model. Likewise, the speedup is high under the local shared and least under random traffic pattern (Figure 12(b)).

نوشته دانلود مقاله ترجمه شده پشتیبانی معماری و مقایسه سه مدل ثبات حافظه – IEEE 2012 اولین بار در ترجمه فا پدیدار شد.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	2010
تعداد صفحات مقاله انگلیسی	8 صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی فناوری اطلاعات و کامپیوتر
گرایش های مرتبط با این مقاله	شبکه های کامپیوتری و معماری سیستم های کامپیوتری
چاپ شده در کنفرانس	کنفرانس بین المللی و کارگاه های آموزشی مهندسی سیستم های مبتنی بر کامپیوتر
ارائه شده از دانشگاه	گروه فناوری اطلاعات، دانشگاه تورکو، فنلاند
نویسندگان	Khalid Latif , Tiberiu Seceleanu , Hannu Tenhunen
شناسه شاپا یا ISBN	ISBN 978-1-4244-6538-5
شناسه دیجیتال – doi	http://doi.org/10.1109/ECBS.2010.21
رفرنس	دارد ✓
کد محصول	9326
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

نوشته دانلود مقاله ترجمه شده طراحی کارآمد و قدرتمند مساحت روتر شبکه بر روی تراشه – 2010 IEEE اولین بار در ترجمه فا پدیدار شد.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	2015
تعداد صفحات مقاله انگلیسی	4 صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی کامپیوتر، مهندسی فناوری اطلاعات و مهندسی برق
گرایش های مرتبط با این مقاله	مهندسی نرم افزار، معماری سیستم های کامپیوتری، شبکه های کامپیوتری، برق قدرت، مهندسی الکترونیک، سیستم قدرت
مجله	سمپوزیوم بین المللی مدارات و سیستم ها
دانشگاه	دانشکده علوم و مهندسی برق و کامپیوتر، دانشگاه ایالتی واشنگتن، ایالات متحده آمریکا
کلمات کلیدی	شبکه روی تراشه ای یا تراشه ای ، بی سیم، موج mm، مقیاس بندی ولتاژ و فرکانس دینامیکی، هرس کردن
شناسه شاپا یا ISSN	ISBN 978-1-4673-6558-1
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

• فهرست مطالب:

چکیده
1. مقدمه
2. کارهای مرتبط
3. معماری NoC بی سیم موج MM
A. توپولوژی mSWNoC
B. مسیریابی و ارتباط
4. مقیاس بندی ولتاژ و فرکانس دینامیکی
A. سربار DVFS
B. الگوریتم DVFS
C. هرس DVFS
5. نتایج آزمایش
6. نتایج

• بخشی از ترجمه:

6. نتایج
mSWNoC یک تکنولوژی توانمند برای طراحی معماریهای چند هسته ای با انرژی کارا و پهنای باند بالا می باشد. با استفاده از مکانیزم DVFS مناسب، اتلاف انرژی کل mSWNoC را می توان حتی بیشتر بهبود بخشید. در این مقاله، توضیح می دهیم که با هرس انتخابی حالت های V/F کمتر استفاده شده، EDPهای پائین تری را می توان بدست آورد. تعداد بهینه حالت های V/F هرس شده به استفاده از هسته و لینک محک مورد نظر بستگی دارد. برای اکثر محک ها، می توان تعداد سطوح V/F را برای سیستمی با شش پیکره بندی اولیه V/F به 3 کاهش داد بدون اینکه EDP افزایش یابد.

• بخشی از مقاله انگلیسی:

VI. CONCLUSION

Millimeter-wave small-world wireless NoC (mSWNoC) is an enabling technology to design energy-efficient, highbandwidth multicore architectures. The overall energy dissipation of the mSWNoC can be improved even further by incorporating a suitable DVFS mechanism. In this paper we demonstrate that by selectively pruning underutilized V/F states lower EDPs can be achieved. The optimal number of pruned V/F states depends on the core and link utilizations of the benchmark under consideration. For most of the benchmarks, it is possible to reduce the number of V/F levels to 3 for a system with 6 initial V/F configurations without increasing EDP.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده بهبود EDP در چیپس چند هسته ای فعال بیسیم با DVFS هرس شده – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

فهرست مطالب:

چکیده
۱ مقدمه
۲ کار پیشین
۳ THOE
۱ ۳ معماری THOE
۲ ۳ توپولوژی و طرح و نقشه بهینه شده
۳ ۳ پروتکل ها
۴ ۳ مکانیسم کنترل توان انطباقی
۴ نتایج شبیه سازی و مقایسه
۱ ۴ مقایسه عملکرد
۲ ۴ مقایسه مصرف انرژی
۳ ۴ آنالیز منابع شبکه
۵ نتیجه گیری

بخشی از ترجمه:

 ۱ مقدمه

با افزایش پیچیدگی MPSoC دهها هسته IP را می توان بر روی یک تراشه باهم تلفیق نمود. نیازهای ارتباطی روتراشه ای رو به رشد ، فشار زیادی به اتصالات جهانی وارد کرده و با بودجه انرژی محدود، به چالشی مهم برای ارتقاء عملکرد MPSoC تبدیل شده است. یک معماری ارتباطی موثر و کارا می تواند به استفاده کامل از منابع محاسباتی کمک کرده و عملکرد MPSoC را به حداکثر برساند. شبکه های روتراشه ای (NoCs) به شکل زیربنای امیدوارکننده برای ارتباط روتراشه ای MPSoC ظهور می کند. به جای مسیریابی اتصالات جهانی مخصوص طراحی، اطلاعات از طریق بسته های مسیریابی در شبکه و بر مبنای تئوریهای شبکه بندی مدرن مبادله می شوند.
مقیاس پذیری بهتر و قابلیت استفاده مجدد از طرح NoCs را مطلوب تر از باس سنتی یا معماریهای تک منظوره نشان داده است. در فناوریهای VLSI DSM ، اتصالات فلزی بر مبنای مس مستعد مقاومت پارازیتی و ظرفیت خازنی می باشند. اتصالات جهانی روتراشه ای و تراشه با تراشه با مسائل و مشکلات جدی تاخیر، توان مصرفی و تداخل الکترومغناطیسی (EMI) مواجه می باشند. با کاهش اندازه مشخصه، اتصالات فلزی برای تحویل پهنای باند ارتباطی بالاتر موردنیاز در آینده نزدیک، توان بیشتری مصرف کرده و NoCs الکترونیکی قادر به تامین نیازمندیهای عملکردی آتی تحت شرایط محدودیت های توان نمی باشند.
از طرف دیگر، اپتیک مزایای فیزیکی قابل توجهی برای غلبه برمحدودیت های مواجه شده با اتصالات الکتریکی دارد. برای بهره گیری از فناوریهای نوری و کاهش اتلاف توان اتصال کلی NoCs اوپتیکال پیشنهاد شدند. آنها پهنای باند فوق العاده بالایی برای حفظ فاصله با سرعت های ترانزیستور فراهم می کنند. این قبیل راه حل های نوری با پیشرفت های اخیر در وسایل نوری تلفیقی و فوتونی سیلیسی در مقیاس نانو محقق شده است. بازده انرژی نزدیک به ۱   برای نرخ داده TB/s  حاصل خواهد شد. اگرچه NoCs نوری شیوه جدیدی برای توانمندی افزایش پهنای باند با توان کمتر به شمار می روند، اما لازم است مسائل مختلفی در این زمینه مد نظر قرار گیرد. اولاً اینکه از محل ارتباط در شبکه سنتی و NoCs نوری بر مبنای تورس حمایت ضعیفی به عمل آمده است. در شبکه های غیر سلسله مراتبی، نظیر شبکه عمومی،ترافیک با فاصله کوتاه و بلند مزاحم یکدیگر شده و موجب سودمندی کمتر شبکه و تاخیر ارتباطی بزرگ می شود. ثانیاً، یک مکانیسم سوئیچینگ مدار نوری برای ترافیک در فاصله طولانی موثر می باشد، اما برای ترافیک در فاصله کوتاه، سربار سوئیچینگ مدار، بازده ارتباطی را کاهش می دهد. سوم اینکه طرح ها و نقشه های NoCs نوری تا حد زیادی نادیده گرفته شده است. توپولوژی شبکه برای اجرای فیزیکی یک NoC نوری بر روی تراشه، طرح ها و نقشه های زیادی نشان می دهد. طرح و نقشه بهینه شده می تواند عملکرد شبکه و بازده انرژی یک NoC نوری را ارتقاء ببخشد.

5. نتیجه گیری

در این مقاله از NoC هیبریدی الکترونیکی نوری سلسله مراتبی بر مبنای تورس موسوم به THOE برای کشف بازده ارتباطی بالا استفاده می کنیم. برای ارتقاء هر چه بیشتر بازده توان از چهار تکنیک جدید به نامهای بهینه سازی طرح و نقشه، مکانیسم کنترل توان انطباقی، پروتکل های کنترل با تاخیر پائین و فابریک سوئیچینگ نوری کم توان استفاده شده است. در این راستا THOE را با NoC الکترونیکی بر مبنای تورس و NoC نوری برای   MPSoc با استفاده از برنامه های کاربردی واقعی MPSoc باهم مقایسه کردیم. به طور متوسط برای مجموعه برنامه های کاربردی واقعی، در مقایسه با NoC بر مبنای تورس الکترونیکی، THOE به عملکرد   با کاهش 84 درصدی مصرف انرژی دست می یابد. در مقایسه با NoC نوری بر مبنای تورس، THOE به عملکرد   دست یافته و در عین حال، 99 درصد ازمصرف انرژی را کاهش می دهد. برای ظرفیت سوئیچینگ شبکه، در مقایسه با NoC الکترونیکی بر مبنای تورس مرجع و NoC نوری به سودمندی    1.5  دست می یابد. علاوه بر برنامه های کاربردی حقیقی، از الگوهای ترافیک یکنواخت نیز برای آنالیز متوسط تاخیر بسته و بازده شبکه THOE استفاده کردیم. همانند منابع شبکه، THOE 75 درصد از لیزرها را کاهش داده و در مقایسه با NoC نوری بر مبنای تورس  از نصف آشکارسازهای نوری استفاده می کند.

بخشی از مقاله انگلیسی:

1. INTRODUCTION

With the increasing complexity of multiprocessor systems-on-chip (MPSoCs), tensof intellectual property (IP) cores could be integrated on a single chip. The growingon-chip communication demands put tremendous pressure on global interconnections,and it has become a major challenge for MPSoC performance improvementunder restricted energy budgets. An efficient communication architecture can helpto fully utilize the increasing computation resources and maximize MPSoC performance.Networks-on-chip (NoCs) are emerging as a promising infrastructure foron-chip communication of MPSoCs [Benini and De Micheli 2001, 2002; Dally andTowles 2001; Kumar et al. 2002; Rijpkema et al. 2003; Xu et al. 2005]. Instead ofrouting design-specific global interconnects, information is exchanged by routingpackets in the network based on modern networking theories.

The better scalabilityand design reusability make NoCs more favorable than traditional bus or ad hocarchitectures [Lee et al. 2007].In deep submicron (DSM) VLSI technologies, copper-based metallic interconnectsare becoming increasingly susceptible to parasitic resistance and capacitance[Pasricha and Dutt 2008]. Both chip-to-chip and on-chip global interconnects are facingserious problems of delay, power consumption, and electromagnetic interference(EMI). As feature sizes continue to decrease, metallic interconnects would consumesignificant amounts of power to deliver the higher communication bandwidth requiredin the near future, and electronic NoCs may not be able to satisfy future performancerequirements under power restrictions.

On the other hand, optics offers fundamentalphysical advantages to overcome the limitations faced by electrical interconnects.Optical NoCs were proposed to take advantage of optical technologies and reduce overall interconnect power dissipation. They also provide ultra high bandwidth tokeep pace with transistor speeds [Cho et al. 2004]. Such optical solutions are madepossible by recent developments in nanoscale silicon photonics and monolithicallyintegrated optical devices; an energy efficiency near 1pJ/bit will be achieved for TB/sdata rates [Chen et al. 2007; Masini et al. 2007; Perkins and Fonstad 2007; Perkinset al. 2008; Yin et al. 2007; Young et al. 2009].Though optical NoCs offer a new approach to empower bandwidth increase withlow power, there are several issues to be considered. First, communication locality ispoorly supported in traditional mesh and torus based optical NoCs. In nonhierarchicalnetworks, such as generic mesh and torus, short- and long-distance traffic interferewith each other and cause low network utilization and large communication latency.Second, an optical circuit switching mechanism is effective for long-distance traffic, butfor short-distance traffic, the overhead of circuit switching limits the communicationefficiency. Third, the floorplans of optical NoCs are largely overlooked. A networktopology can indicate many possible floorplans to physically implement an optical NoCon a chip. An optimized floorplan can maximize the network performance and energyefficiency of an optical NoC.To address these issues, we propose a torus-based hierarchical hybrid opticalelectronicNoC, called THOE, in this work. THOE utilizes both electronic and opticalinterconnects in a hierarchical manner through novel hybrid optical-electrical routerdesigns. It employs several new techniques including floorplan optimization, an adaptivepower control mechanism, low-latency control protocols, and a new low-power opticalswitching fabric. Based on a set of real MPSoC applications, we compared THOEwith torus-based optical NoC as well as a torus-based electronic NoC in 45nm on a256-core MPSoC, using a SystemC-based cycle-accurate NoC simulator. Compared with the electronic torus-based NoC, THOE achieves 2.46X performance and 1.51Xnetwork switching capacity utilization, with 84% less energy consumption. Compared with the torus-based optical NoC, THOE achieves 4.71X performance and 3.05X networkswitching capacity utilization, while reducing 99% of energy consumption.The rest of the article is organized as follows. Section 2 gives a survey of the relatedwork on optical NoCs. Section 3 details THOE, including the architecture and protocols.Simulation results are then analyzed in Section 4. We compared THOE witha torus-based optical NoC as well as a torus-based electronic NoC in terms of performance,energy consumption and the network switching capacity utilization. Section 5draws the conclusions of this work.2. PREVIOUS WORKSeveral on-chip optical interconnection networks have been proposed in the literature.Shacham et al. [2008] proposed a circuit-switched augmented folded torus networkbased on 4 × 4 optical switches. Gu et al. [2008] proposed an optical mesh withlow power loss and cost. Petracca et al. [2008] proposed a nonblocking crossbar and anonblocking mesh for chip multiprocessors (CMPs), and showed that the nonblockingmesh achieves better throughput. Kash [2007] proposed an intrachip optical networkICON, using three-dimensional integration technology. The photonic NoC is combinedwith a separate multiprocessor plane, which allows electronic and photonics planes tobe optimized separately. Kirman and Mart´ınez [2010] proposed an all-optical networkfor CMPs.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

خرید نسخه پاورپوینت این مقاله جهت ارائه

نوشته دانلود ترجمه مقاله کاربرد شبکه الکترونیکی نوری سلسله مراتبی بر مبنای تورس رو تراشه ای – مجله ACM اولین بار در ترجمه فا پدیدار شد.