• بخشی از ترجمه:

چکیده
در این مقاله، جمع کننده کامل (FA) نوینی ارائه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS ۶۵ نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود ۵ تا ٢٠ درصدی را در بازه فرکانسی ١Khz تا ٢٠MHz و ولتاژهای تغذیه زیر ٠.٣V نشان میدهد.
١-مقدمه:
تغییر مقیاس ولتاژ تغذیه یکی از موثرترین راهها در کاهش مصرف توان مدارهای دیجیتال است.کارایی این روش بعلتوجود رابطه درجه دوم میان مصرف توان دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه می‌گردد که امکان استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی – با کران نویز قابل قبول می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این حالت، جریانی است که در ولتاژ گیت سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد.

• بخشی از مقاله انگلیسی:

Abstract

 In this paper a new full adder (FA) circuit optimized for ultra low power operation is proposed. The circuit is based on modified XOR gates operated in the subthreshold region to minimize the power consumption. Simulated results using 65nm standarad CMOS models are provided. The simulation results show a 5% – 20% for frequency ranges from 1 KHz to 20MHz and supply voltages lower than 0.3V.

Keywords: Full adder, ultra low power, subthreshold

INTRODUCTION

Supply voltage scaling is among the most efficient ways to reduce the power consumption of digital circuitry due to the quadratic relationship between dynamic power consumption and supply voltage. This technique will however degrade the performance due to the inverse relationship between circuit delay and the current level. As a consequence the threshold voltage in deep submicron processes is lowered to mitigate this problem. Decreasing the threshold voltage causes an exponential increase in subthreshold current enabling the possibility of utilizing this region for evaluating logic circuits with reasonable noise margins. Without applying special techniques subthreshold operation results in reduced speed due to the reduced evaluation current. The evaluation current in this case is the current flowing when the voltage of gate to source is less than or equals threshold voltage and the supply voltage is near the threshold voltage. As can be observed in Fig. 1, the Ion (when the transistor is evaluating) to Ioff (when the voltage of gate to source equals zero or is close to zero) ratio is low compared with the Ion/Ioff ratio for higher supply voltages. However, for ultra low power applications like implants and wireless sensor nodes, operating speed is not the primary concern since the demands for signal bandwidth are most often relaxed.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده افزایشگر کامل یک بیتی در تکنولوژی CMOS – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
ما هم بصورت آنالیزی و هم بصورت محاسباتی مشخصه های کلیدزنی، قفل شدگی، و پایداری دوسویه یک لیزر حلقه ای نیمه هادی در معرض یک تزریق نوری بیرونی را بررسی می کنیم. کمینه توان نوری مورد نیاز سیگنال تزریق در فرکانسی مشخص برای سوییچ کردن مسیر لیزر کردن یک لیزر حلقه ای نیمه هادی از مسیر لیزری اولیه خود به مسیر غیرلیزری اولیه آن، تعیین شده است. به منظور یافتن ناحیه ی عملیات سوییچینگ قابل اطمینان، قفل شدگی سیگنال تزریقی و پایداری لیزر سوییچ شده مورد بررسی قرار گرفته اند. به همین سان، به منظور یافتن سوییچینگ (کلیدزنی) موفق و ناحیه ی قفل شدگی پایدار با توان و فرکانس تزریق متغیر، شبیه سازی های عددی انجام گرفته اند و با نتایج آنالیزی مورد مقایسه قرار گرفته اند. ناحیه ای که با استفاده از شبیه سازی بدست آمد، تطابق خوبی با محل تقاطع ناحیه های سوییچینگ، قفل شدگی و قفل شدگی پایدار دارد. روابط میان پارامترها و سرعت سوییچینگ منبع تزریق شده نیز بصورت عددی مورد بررسی قرار گرفته است.
کلیدواژه: پایداری دوسویه، قفل شدگی تزریق، رقابت نما، لیزرهای حلقه ای نیمه هادی، کلیدزنی
١.مقدمه:
لیزرهای حلقه ای نیمه هادی (SRLها( با توجه به ویژگی بی همتای پایداری دوسویه ی آنها [١] و [٢] _یعنی قابلیت آنها برای عملکرد در دو مسیر لیزری پایدار مشخص (مسیر ساعتگرد (CW) و مسیر پادساعتگرد (CCW)) که در شکل ١ نشان داده شده است و کاربردهای قوی آنها در سیستم های نوری برای کاربردهای منطق تمام-اپتیک، سوییچ نوری، و حافظه ی نوری [٣] و [۴]، توجه زیادی را به خود جلب کرده اند. تغییر از یک مسیر لیزری به مسیر دیگر را می توان با تزریق بیرونی انرژی نوری به مسیر غیرلزری قبل که یک فرآیند رقابت حالت موافق این مسیر را به منظور مسیر لیزری شدن در پایان فرایند آغاز می کند می توان انجام داد.

• بخشی از مقاله انگلیسی:

Abstract

We investigate both analytically and numerically the switching, locking and stability properties of a bistable semiconductor ring laser subject to an external optical injection. Minimum optical power required for the injected signal at certain frequency to switch the lasing direction of a bistable semiconductor ring laser from its initially lasing direction to initially nonlasing direction is determined. Locking to the injected signal and stability of the switched laser are investigated to give an area of reliable switching operation. Correspondingly, numerical simulation has been carried out to find successful switching and stable locking region with variable injection power and frequency, and is compared with the analytical results. The region obtained from simulation coincides well with the intersection of switching, locking and stable locking regions. The relation between switching speed and parameters of injected source is also studied numerically.

I. INTRODUCTION

SEMICONDUCTOR ring lasers (SRLs) have gained more and more attention owing to their unique feature of directional bistablility [1], [2], i.e., their ability to operate in two distinctive stable lasing directions (the clockwise (CW) and the counter-clockwise (CCW) directions) as shown in Fig. 1, and their potential applications in photonic systems for all-optical logic, optical switch, and optical memory applications [3], [4]. Switching from one lasing direction to the other can be triggered by externally injecting optical energy into the previously nonlasing direction, which starts a mode competition process favoring this direction for it to become the lasing direction at the end of the process.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده خواص بای استابل و سوئیچینگ لیزرهای حلقه ای نیمه هادی – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
١.مقدمه:
همزمان با ادامه توسعه ی تکنولوژی نیمه هادی ها، وسایل منطقی نیمه هادی اکسید-فلزی مکمل (CMOS)، در مدارات دیجیتال و نیز ساخت آی-سی ها در مقیاس های بسیاربزرگ (VLSI)، استفاده می شود؛ و این بدلیل مصرف توان استاتیک کم و کاهش نویز خوب آن می باشد. بدبختانه، پردازش پیچیده، هزینه های ساخت زیاد، و پویایی تطبیق نیافته، مسایل جدی وسایل منطقی CMOS سیلیکونی می باشند. همچنین، زمانی که ابعاد وسایل کوچک می شوند، به نظر می رسد که پهنای بیشتر PMOSFETها به سختی بتوانند به چگالی زیاد ساخت مدار مجتمع، دست یابند. تعدادی چند از مطالعات بر روی CMOS گزارش شدند که می توانند مشکلات گفته شده در بالا را _مثلا ساخت وسیله بر روی لایه سلیکون-روی-عایق (SOI) [١]، و روی سطح ژرمانیوم روی عایق (GeOI)[٢]، و یا روی مواد III-V [٣] و [۴]، یا استفاده از تکنولوژی مهندسی فشار و ساخت آی-سی سه بعدی [۵] _ را آسان کنند. با این حال، مسایل مربوط به جبران سازی پهنای PMOSFET و فرآیندهای پیچیده ی آن هنوز باقی است.
در دهه ١٩٨٠، Yasuhisa Omura ترانزیستور گیت-جدا نوع-دوقطبی غیر مستقیم جانبی (LUBISTOR) را [۶] و [٧] که همانند یک دیود P-I-N کنترل شده کار می کرد، معرفی کرد. همچنین، ترانزیستورهای اثر میدان تونلی P-I-N(TFET) بخاطر مصرف توان پایینشان، تا بامروز مورد استقبال قرار گرفته اند. این به خاطر نوسان زیرآستانه ی سراشیبی (S.S.) و نسبت جریان ION/loFF بالای [٨] و [٩] مزایای TFETها برای مقیاس بندی ولتاژ منبع توان، می باشد. اخیرا، JL NMOSFTها [١٠] هم بسیار پر طرفدار بوده اند. نداشتن اتصال، ساخت آنها را به دلیل نبود اتصالات سورس/درین S/D آسانتر کرده است. به علاوه، زمانی که ابعاد وسیله کوچکتر می شوند، اثرات کانال-کوتاه (SCE) و کاهش مانع القای-درین (DIBL)، می تواند به اندازه ی کافی در JL NMOSFETها کاهش داده شود.

• بخشی از مقاله انگلیسی:

Abstract

We present a non-traditional CMOS inverter composed a junctionless (JL) NMOSFET and an N+ -N–P transistor which with simple process and high integration density in this paper. In the non-traditional CMOS inverter the JL NMOSFET serves as driver and the �-N–P transistor serves as load, respectively. Based on the measurement date of the N+ -N–P transistor published, we draw the load line of the non-traditional CMOS inverter and we found out that the �­ N–P transistor can be used in the COMS circuit to advance the issues of the conventional CMOS today. Besides, the area reduced more than 46.1 % are also be achieved.

I. INTRODUCTION

As the semiconductor technology developed continues, the complementary metal-oxide semiconductor (CMOS) logical devices have been used in the digital circuits as well as the very-large-scale integration (VLSI) generally, because of its low static power consumption and good noise margin. Unfortunately, the complicated process, high fabrication cost, and the non-matched mobility are the serious issues of the silicon-based CMOS logical devices. Also, when the device dimensions are scaled-down, the wider width of PMOSFETs appears to be difficult to achieve the high integration density. A number of CMOS studies have been reported to ease the issues mentioned above, including the device fabricated on silicon-oninsulator (SOl) substrate [1], and on germanium-oninsulator (GeOl) substrate [2], on III-V materials [3] [4], or use of stress engineering and three-dimensional (3-D) integration technology [5]. However, the width compensation of PMOSFETs and its complicated processes still exist.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده خصوصیات اینورتر CMOS غیر مرسوم جدید متشکل از NMOSFET و یک بدون اتصال – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
در این مقاله، ما مشخصات ساخت یک تکنولوژی CMOS نانووایر با قابلیت تنظیم ولتاژ، به منظور بالا بردن انعطاف در طراحی مدار و کاربردهای منطقی قابل تنظیم مجدد را گزارش می دهیم. ساختارهای NW سیلیکونی با اتصالات Schotty_S/D روی لایه سیلیکون-بر-عایق (SOI)، به منظور ساخت ترانزیستورهای CMOS-مانند تک قطب نابسته به عامل ناخالصی استفاده شده اند. انتخاب نوع وسیله (PMOS یا CMOS) با بکاربری یک بایاس بک-گیت انجام شده است. قابلیت برنامه نویسی چند بعدی این روش در ساخت اینورتر VS-NW-CMOS نشان داده شده است.
١.مقدمه
نانووایرهای سیلیکون (Si_NW) شدیدن توسط گروه های تحقیقاتی مورد بررسی قرار گرفته و به عنوان جایگزین امیدوار کننده ای برای تکنولوژی های ترانزیستور بر مبنایMOSFET استاندارد، در نظر گرفته شدند؛ نظر باینکه کوچک کردن مقیاس های هندسی کلاسیک وسایل ها MOSFET به بن بست رسیده اند [١]. اگرچه، از آنجایی که ترانزیستورهای نوع n ونوع p سنگ بنای اصلی منطق MOS مکمل امروزی _یعنی ساده ترین وسیله ی آن، اینورتر [٣] می باشد؛ آنطور که پیداست ویژگی ambipolar [٢] نانو وایرها یک سد راه می باشند؛ ساخت از پایین به بالای NW مورد بحث ما، روش رشد گاز-مایع-جامد، اغلب با تکنولوژی استاندارد CMOS ، بدلیل مواد کاتالیزور استفاده شده، و نیز نیاز دماهای رشد بالا در طی فرآیند ساخت_ سازگار نمی باشد. مشکلات حل نشده ی دیگری نیز در طی افزودن ناخالصی ظاهر می شوند (برای مثال تجزیه ی عامل ناخالصی) [۴ و ۵]، بنابراین استفاده از نانووایرهای توسعه یافته در مجموعه های مدار مجتمع با اندازه های بزرگ، خیلی امکان پذیر نمی باشد. همان طور که خواهید دید، بیشتر این دغدغه ها می تواند با ساخت بالا-به-پایین وسایل Si-NW تک قطب، با کنتاکت های Schottky برای درین و سورس، برطرف شود. به علاوه، روش ما بر مبنای کنترل با نوع-ترانزیستور( یعنی PMOS یا NMOS) وسیله، توسط ولتاژ back-gate می باشد؛ که منجر به این می شود که راه برای مشخصه های ترانزیستوری قابل کلید زنی، تغییر یافتنی باشد.

• بخشی از مقاله انگلیسی:

Abstract

In this paper, we report on the fabrication and characterization of a novel voltage-selectable (VS) nanowire (NW) CMOS technology suitable to extend the flexibility in circuit design and reconfigurable logic applications. Silicon NWstructures with Schottky-S/D-junctions on silicon-on-insulator (SOI) substrate are used to realize dopant-independent unipolar CMOS-like transistors. A selection of the device type (PMOS or NMOS) is performed by application of an appropriate back-gate bias. The versatile programming capability of this approach is demonstrated in a VS-NW-CMOS inverter set-up.

INTRODUCTION

Silicon nanowires (Si-NW) are intensively investigated by many research groups and considered as promising replacement for standard MOSFET based transistor technology, since classic geometric downscaling of planar MOSFET devices is reported to come to an end [1]. However, the ambipolar [2] nature of the nanowires turns out to be a roadblock, as p-type and n-type transistors are basic building blocks for today’s complementary MOS logic, i.e. its simplest device, the inverter [3]. Concerning bottom-up NWfabrication, a vapour-liquid-solid growth approach is often not compatible with standard CMOS technology, in view of the used catalyst materials, as well as the need of high growth temperatures during the fabrication process. Other unsolved problems occur during doping [4,5] (e.g. dopant segregation), thus the use of grown nanowires in large-scale integration of integrated circuits is not very likely. As we will show, most of these issues could be circumvented by the top-down fabrication of unipolar Si-NW devices with Schottky contacts for source and drain. Furthermore, our approach is based on controlling the transistor-type (i.e. NMOS or PMOS) of the device via the back-gate voltage, leading the way for switchable transistor characteristic changeable on the fly. Furthermore, when the transistor type, i.e. NMOS or PMOS, could be simply defined by programming via applying a bias, additional flexibility of reconfigurable logic circuit design is expected [6] for programmable logic (FPGA, CPLD) and system-on-chip (SoC) applications. For means of fabrication, a standard top-down technology was used, forming the nanowire by well-known lithography and subsequent reactive ion etching. Fig. 1. gives a schematic view of the device set-up on a MultiSOI substrate [7].

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده فناوری نانو سیم سیلیکونی با قابلیت تنظیم ولتاژ جهت برنامه های کاربردی منعطف – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
اثرات اندازه ی لیزر حلقه ای نیمه هادی بر قدرت قفل شدگی تزریق نوری در اینجا بحث شده است. به منظور مطالعه اثر پاسخ فرکانسی لیزر حلقه ای نیمه هادی قفل شده، در پیکربندی master-slave با بکاربری از مدولاسیون فاز لیزر مستر، نیز مورد بحث قرار گرفته است. در این ناحیه یک-سویه، در صورت استفاده از لیزرهای حلقه ای نیمه هادی با اندازه های کوچکتر، بازه ی قفل شدگی لیزر حلقه ای نیمه هادی گسترده تر می شود.
١.مقدمه
طی دو دهه ی گذشته، کارهای تحقیقاتی زیادی برای توسعه ی مدولاتورهای نوری پرسرعت و دیودهای لیزری انجام شد، تا به نیازهای آینده برای سیستم های ارتباطی با نرخ داده های پرسرعت، پاسخگو باشند. پهنای باند مدولاسیون منبع لیزر، پرسشی مهم برای کاربردهای باندگسترده ی آینده مانند تلویزیون اینترنتی، انتقال ویدیو، و صدا توسط IP (انتقال صدا با استفاده از پروتوکل اینترنتی)، می باشد. این یک مساله ی کلیدی برای ظهور ارتباطات مبنی بر مدولاسیون پیچیده ای شده که هم دامنه و هم فاز را در (مدولاسیون دامنه تربیع)، با تشخیص منسجم درگیر کمی کند. بالاترین پهنای باند مدولاسیونی که تا به حال برای لیزر اجرا-آزاد گزارش شده است، ٣٠ GHz است.

• بخشی از مقاله انگلیسی:

Abstract

Effects of the size of semiconductor ring laser on the strength of optical injection locking are discussed. Theoretical model has been developed to study the influence of for frequency response of locked semiconductor ring laser in the master slave configuration using phase modulation of master laser is discussed. In the unidirectional regime the locking range of semiconductor ring laser becomes wider when semiconductor ring laser with smaller size is used.

I. INTRODUCTION

Over last two decades a lot of research work has been proposed to develop high speed optical modulators and laser diodes to fulfil the requirements of future demands of high data rate communication systems. Modulation bandwidth of the laser source is an important question for the future broadband applications such internet tv, video transmission and voice over IP. It has become a key issue for emerging complex modulation based communication that involves both amplitude and phase in (quadrature amplitude modulation) with coherent detection. The highest direct modulation bandwidth of free-running laser reported so far is about 30GHz [1]. 

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده اثرات اندازه لیزر حلقه ای نیمه هادی بر قدرت قفل شدگی تزریق نوری – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
در مدارات سیموس،کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ، منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما،دو ترانزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش،یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی، نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده، که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده، نخست به یک پیاده سازی گیت پیچیده ی CMOS استاتیک تبدیل شده، و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار، فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین، روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده ی یک کاهش نشتی متوسط ٧٩.۴ درصدی را برای مدارات محک(بنچ مارک) MCNC’٩١ نشان می دهند.
١.مقدمه
تلف توان موضوع مهمی در طراحی مدارات CMOS VLSI می باشد. مصرف توان زیاد،موجب کاهش عمر باطری در کاربردهای دارای باطری می شود و در قابلیت اطمینان، بسته ای سازی، و هزینه های خنک سازی تاثیر می گذارد. منابع اصلی تلفات توان این ها هستند: ١) تلفات توان خازنی مبنی بر شارژ و تخلیه ی(دشارژ) خازن بار. ٢) جریان های اتصال کوتاه،بدلیل وجود یک مسیر رسانا میان منبع ولتاژ و گراند برای مدت کوتاهی در حین اینکه یک دروازه منطقی در حال عبور جریان از خود است؛ و ٣) جریان نشتی. جریان نشتی شامل جریان های دیود بایاس معکوس و جریان های زیرآستانه می باشد.

• بخشی از مقاله انگلیسی:

Abstract

In CMOS circuits, the reduction of the threshold voltage due to voltage scaling leads to increase in subthreshold leakage current and hence static power dissipation. We propose a novel technique called LECTOR for designing CMOS gates which significantly cuts down the leakage current without increasing the dynamic power dissipation. In the proposed technique, we introduce two leakage control transistors (a p-type and a n-type) within the logic gate for which the gate terminal of each leakage control transistor (LCT) is controlled by the source of the other. In this arrangement, one of the LCTs is always “near its cutoff voltage” for any input combination. This increases the resistance of the path from to ground, leading to significant decrease in leakage currents. The gate-level netlist of the given circuit is first converted into a static CMOS complex gate implementation and then LCTs are introduced to obtain a leakage-controlled circuit. The significant feature of LECTOR is that it works effectively in both active and idle states of the circuit, resulting in better leakage reduction compared to other techniques. Further, the proposed technique overcomes the limitations posed by other existing methods for leakage reduction. Experimental results indicate an average leakage reduction of 79.4% for MCNC’91 benchmark circuits. Index Terms—Deep submicron, leakage power, power optimization, transistor stacking.

I. INTRODUCTION

POWER dissipation is an important consideration in the design of CMOS VLSI circuits. High power consumption leads to reduction in the battery life in the case of battery-powered applications and affects reliability, packaging, and cooling costs. The main sources for power dissipation are: 1) capacitive power dissipation due to the charging and discharging of the load capacitance; 2) short-circuit currents due to the existence of a conducting path between the voltage supply and ground for the brief period during which a logic gate makes a transition; and 3) leakage current. The leakage current consists of reverse-bias diode currents and subthreshold currents. The former is due to the stored charge between the drain and bulk of active transistors while the latter is due to the carrier diffusion between the source and drain of the OFF transistors.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده تکنیکی برای کاهش نشتی در مدارهای CMOS – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
طراحی و ساخت آشکارساز نور ژرمانیوم-روی-سیلیکون-روی-عایق (SOI)(منظور آشکارسازی با لایه های به ترتیب ژرمانیوم، سیلیکون و عایق بر روی یکدیگر)، با تزویج میرا شونده که بطور یکپارچه مجتمع شده است و مدارات CMOS، بر روی پلات-فرم های (پایگاه های) SOI رایج با استفاده از روش مجتمع سازی “نخست-الکترونی و سپس-فوتونی” ساخته شده است. آشکارساز نور با کارایی بالا، با یک موج بر سیلیکونی مجتمع شده، بر روی لایه همبافته جذب کننده-ژرمانیوم که بر روی یک لایه SOI بسیار نازک بطور هدفمند رشد داده شده است، نشان داده شده است. معیارهای عملکرد طراحی آشکارساز نور را که پیکربندی های PIN عمودی و جانبی را نمایان می کنند، مورد تحقیق قرار گرفته اند. زمانی که در بایاس -١.٠ v کار میکند، یک آشکارساز PIN عمودی دارای جریانIdark کمتر از ∼٠.۵٧میکرو آمپر می باشد؛ در حالی که یک آشکارساز PIN جانبی مقداری کمتر از حد بالایی ١ میکروآمپری متناوب که برای گیرنده های-سرعت-بالا قابل قبول است_ دارد. پاسخدهی بسیار سریع ∼٠.٩٢ A/W، در هر دو طراحی آشکارساز به ازای طول موج ١۵۵٠ نانومتر بدست آمده است، که درای بازده کوآنتومی ٧٣% می باشد. اندازه گیری های پاسخ ضربه نشان دادند که آشکارساز PIN عمودی، در نیم-حداکثر ∼٢۴.۴ ps در یک آشکارساز PIN جانبی، به یک تمام-عرض کوچک تر افزایش پیدا می کند، که در -٣ dB با پهنای باند ١١.٣ گیگاهرتز انجام می پذیرد. آن طور که پیداست، تاخیر زمان RC، مهم ترین عامل در پایین آوردن عملیت سرعت می باشد. به علاوه اندازه گیری طرح چشم (ترتیب باینری شبه تصادفی ٢^٧-١)، دستیابی آشکار سازی نوری سرعت-بالا و کم-نویز را در سرعت ذره ای (بیت ریت) ٨.۵ گیگابایت بر ثانیه تحقیق می کند. همچنین مشخصه های انتقال و خروجی بسیار خوب، با مدارات مجتمع (آی سی ها) اینورتر CMOS، به اضافه عملکرد های درست منطقی، بدست آمده است. معرفی یک بادجت حرارتی اضافی (٨٠٠ درجه سیلیسیوس) منتج شده از رشد همبافتی ژرمانیوم، اثر زیان آور قابل مشاهده ای کنترل کانال-کوتاه مدار اینورتر CMOS ندارد. ما همچنین، مباحث مربوط به مجتمع سازی یکپارچه را روشن سازی کرده و در مورد پتانسیل گیرنده آشکارساز-Ge/CMOS سلیکونبرای کاربردهای مخابراتی فیبر نوری آینده، بحث خواهیم کرد.

• بخشی از مقاله انگلیسی:

Abstract

The design and fabrication of a monolithically integrated evanescent-coupled Ge-on-silicon-on-insulator (SOI) photodetector and CMOS circuits were realized on common SOI platform using an “electronic-first and photonic-last” integration approach. High-performance detector with an integrated Si waveguide was demonstrated on epitaxial Ge-absorbing layer selectively grown on an ultrathin SOI substrate. Performance metrics of photodetector designs featuring vertical and lateral PIN configurations were investigated. When operated at a bias of −1.0 V, a vertical PIN detector achieved a lower Idark of ∼0.57 µA as compared to a lateral PIN detector, a value that is below the typical ∼1 µA upper limit acceptable for high-speed-receiver design. Very high responsivity of ∼0.92 A/W was obtained in both detector designs for a wavelength of 1550 nm, which corresponds to a quantum efficiency of ∼73%. Impulse response measurements showed that the vertical PIN detector gives rise to a smaller full-width at half-maximum of ∼24.4 ps over a lateral PIN detector, which corresponds to a −3 dB bandwidth of ∼11.3 GHz. RC time delay is shown to be the dominant factor limiting the speed performance. Eye patterns (pseudorandom binary sequence 27 –1) measurement further con- firms the achievement of high-speed and low-noise photodetection at a bit rate of 8.5 Gb/s. Excellent transfer and output characteristics have also been achieved by the integrated CMOS inverter circuits in addition to the well-behaved logic functions. The introduction of an additional thermal budget (800 ◦C) arising from the Ge epitaxy growth has no observable detrimental impact on the short-channel control of the CMOS inverter circuit. In addition, we describe the issues associated with monolithic integration and discuss the potential of Ge-detector/Si CMOS receiver for future optical communication applications.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده پلتفرم نیمه هادى اکسید فلزى تکمیلى سیلیکونی – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
چهار ضرب کننده ولتاژ برمبنای اینورتر CMOS جدید تشکیل شده از ترانزیستورهای عبورPMOS/NMOS، مدارات اینورتر، و خازن ها، در این مقاله ارایه شده اند. ضرب کننده های ولتاژ ارائه شده که عملیات یکسوسازها و پمپ های شارژ را با هم انجام می دهند، بازده تبدیل توان را بالا برده و تعداد مولفه های واکنشی (غیر فعال یا پسیو) را کاهش می دهد، بنابر این برای ساخت آی سی مناسب می باشند. ضرب کننده ولتاژ با ولتاژ خروجی مثبت، توسط فرآیندهای TSMC ٠.٣۵μm CMOS ٢P۴M پیاده سازی شده، و نتایج آزمایشی نیز مطابقت خوبی با تجزیه و تحلیل های نظری داشتند. سطح تراشه ی بدون پد، به ازای ولتاژ خروجی مثبت پنج-مرحله ای ضرب کننده ولتاژ، تنها ١.٧۵×١.٣٢ mm٢ می باشد.
١.مقدمه
کاربرد بیشتر و بیشتر ضرب کننده های ولتاژ، در زمینه های مختلف در نوشتجات گوناگون را می توان دید. یک پمپ شارژ AC/DC که گاهی نیز ضرب کننده ولتاژ نامیده می شود، ولتاژ AC ورودی را به ولتاژ خروجی DCبا دامنه ی افزایش یافته تبدیل می کند. به سبب ساختار ساده ی آن و عملکرد تبدیل مناسب، مدارات یکسوساز بطور گسترده ای در تشخیص فرکانس رادیویی (RFID)، تلمتری بیسیم، کاشت های پزشکی و کاربرد های دیگر، استفاده می شوند.
برای تحقیق مبدل AC/DC، یکسوسازهای تمام موج مرسوم تشکیل شده از ترانزیستورهای PMOS و NMOS دیود-متصل-شده، دارای مشکل تلفات توان مبنی بر ولتاژ آستانه ذاتی می باشند [۴]. این یکسوساز معمولن در مدارات ولتاژ بالا که افت ولتاژ مستقیم دیود پایین است، کاربرد دارد. برای یکسوسازهای ولتاژ پایین، این افت ولتاژ به اندازه ی چشم گیری زیاد بوده و وابسته به جریان عبوری می باشد. ولتاژ خروجی یکسو شده و بازده ی تبدیل توان (PCE) را کاهش می دهد. به منظور بالا بردن بازده ی یکسوساز، یک یکسوساز فعال با افت ولتاژ کم، در [۵] آورده شده است.

• بخشی از مقاله انگلیسی:

Abstract

Four new CMOS inverter-based voltage multipliers consisted of PMOS/NMOS pass transistors, inverter circuits, and capacitors are proposed in the paper. The proposed voltage multipliers which combine the functions of rectifiers and charge-pumps improve the power conversion efficiency and reduce the number of passive components therefore they are suitable for the integration. The voltage multiplier with positive output voltage is implemented with TSMC 0.35µm CMOS 2P4M processes, and the experimental results have showed good agreement with the theoretical analysis. The chip area without pads is only 1.75×1.32 mm2 for five-stage positive output voltage of voltage multiplier.

I. INTRODUCTION

More and more applications of voltage multipliers in different fields can be found in many literatures. An AC/DC charge-pump, sometimes also called the voltage multiplier, converts the received AC input voltage to a constant DC output voltage with amplitude multiplication. Due to its easy architecture and suitable conversion performance, the rectifier circuits have been widely used in Radio Frequency Identification (RFID), wireless telemetry, biomedical implants and other applications [1-3]. To realize AC/DC conversion, the conventional full-wave rectifiers consisted of diode-connected NMOS and PMOS transistors suffers from the power loss due to the intrinsic threshold voltage [4]. It is usually used in high voltage circuits where the diode forward voltage drop is relatively low. However, for low voltage rectifiers, this dropout voltage is significantly large and proportional to the conduction current.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده افزاینده ولتاژ مبتنی بر معکوس کننده CMOS جدید – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

• بخشی از ترجمه:

چکیده
در این مقاله، در مورد چالش های مختلف کار در ناحیه زیرآستانه ای در مدارهای با فناوری CMOS ۶۵ نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایش های گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل ٢٣% کاهش می یابد. همچنین زمان راه اندازی و زمان نگهداری نیز بهبود می یابد.
١-مقدمه
در چند سال اخیر، تلاشهای زیادی در جهت تحقیق و توسعه مدارهای کاربردی کم توان برای گرههای حسگری بی سیم تغذیه شده با باتری صورت گرفته است. اخیرا تعدادی از مقالات در این زمینه، در رابطه با استفاده از حوزه زمانی ADC به جای حوزه دامنه بحث کرده اند [١] – [۴]. در مقالات مذکور، مبدل ها را می توان تماما از مولفه مداری دیجیتال ایجاد کرد ، اما این کار شرایط بسیار بسته ای را برای مقایسه گر و مدار نمونه بردای ایجاد خواهد کرد. برای مطابقت با این شرایط، باید فلیپ فلاپ های کم توان و پرسرعت با احتمال کم زیرپایداری طراحی شود. در سالهای اخیر، با کوچک شدن مقیاس های مداری در ابعاد اتمی، جریان های نشت مداری افزایش چشمگیر داشته است که منجر به اتلاف توان بالاتر می شود.

• بخشی از مقاله انگلیسی:

Abstract

In this paper challenges observed in 65nm technology for circuits utilizing subthreshold region operation are presented. Different circuits are analyzed and simulated for ultra low supply voltages to find the best topology for subthreshold operation. To support the theoretical discussions different topologies are analyzed and simulated. Various aspects of flip-flop circuits are described in detail to study which topology would be most suitable for ultra low supply voltage and low-power applications. Simulation results show that the power consumption decreases by at least 23% compared with other flip-flops. Also, the setup time and the hold time are improved.

1. Introduction

In the last few years, large efforts have been made in research and development on low energy circuits for battery operated wireless sensor nodes. Recently a number of papers reporting ADC’s utilizing time-domain instead of amplitude domain have been reported [1]-[4]. This class of converters may be built entirely of digital components, but this would put strict requirements on the comparator and sampling circuitry. To meet these requirements low power and high speed flip-flops with a sufficiently low possibility for metastability must be designed. Recently, as we approach atomic scale devices, leakage currents have increased dramatically, leading to higher static power dissipation. Therefore, leakage must be taken into consideration when evaluating these circuits since it has become a significant contributor to the overall power consumption in deepsubmicron CMOS processes.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله

نوشته دانلود مقاله ترجمه شده مفاهیم نوین زیرآستانه در تکنولوژی CMOS 65 نانومتری – مجله IEEE اولین بار در ترجمه فا پدیدار شد.

فهرست مطالب:

چکیده
1     مقدمه
2  فرآیند طراحی
A   تعیین معماری
B  تحلیل کشش بار
C  نتایج تحلیل کشش بار
D   طراحی مدار
3   اندازه‌گیری در برابر شبیه‌سازی نتایج
4    مقایسه حالت  فنی
5    نتیجه‌گیری و  چشم‌انداز

بخشی از ترجمه:

4.   مقایسه حالت  فنی
جدول 1  خصیصه عملکرد کلیدی برای انتشارات اخیر در ناحیه  توان خروجی بالا طراحی PA برای ولتاژ منبع تغذیه  فوق‌العاده پایین در CMOS  را نشان می‌دهد. نتایج  کارهای اشاره شده در [1] و [3]  نشان‌می‌دهد مقدار فشرده سازی به ترتیب در 2 و 1.2dBm نهفته است، در بالا؛ کارهایی در اینجا نشان داده‌شده‌است.  بااین حال، به طور واضح می‌تواند ببیند که این مقادیر  برای بازده  درین پایین قابل توجه  که با بحث‌های بهره‌وری انرژی امروزه  بیشتر وبیشتر گران می‌شود بدست می‌آید.  از طرفی دیگر ،  اگر چه کارهای اشاره شده در [2] بهره‌وری بالای قابل مقایسه‌ای را ارائه می‌کند، مقدار P1db بسیار  پایین‌تر از 19.8dBm نشان‌داده‌شده در این کار باقی می‌ماند.
برای دانش نویسنده،  مقدار نقطه فشرده‌سازی شده 1dB بدست‌آمده به ازای هر V موجود در ولتاژ منبع تغذیه  در ترکیبات با  بهره‌وری درین بالای  28.1%  بالاترین مقدار تحقق یافته در CMOS، گزارش شده امروزه است.   این کار بنابراین در افزایش حالت فنی نقش دارد.
5.   نتیجه‌گیری و  چشم‌انداز
این مقاله بر استفاده از تحلیل کشش‌بار را تاکیدمی‌کند و مراحل متفاوت و مبادلات را برای طراحی تقویت‌کننده توان  نشان‌می‌دهد. تحلیل کشش‌بار فضای راه‌حل ممکن را توسعه می‌دهد و مبادلات ضروری مقدار افزایش سیگنال کوچک را به منظور دست‌یابی به  مقدار توان خروجی بالا برای ولتاژ منبع تغذیه فوق‌العاده پایین را نشان‌می‌دهد. طراحی کلاس AB PA نسبت به  طرح نهایی توسعه یافته‌است و نتایج اندازه‌گیری شده  و شبیه‌سازی شده  مقایسه‌شده‌اند.  PA اندازه گرفته‌شده  مقدار نقطه فشرده‌شده  1dB  ، 198.8dBm را برای ولتاژ منبع تغذیه  1.9V نشان‌می‌دهد.
دیگر معماری‌ها مانند طراحی PA  سوئیچ‌شده می‌تواند به وضوح  مقدار بهره‌وری بالاتر از 28.1% را بدست آورد، بااین حال، آن‌ها اغلب این مقدار توان خروجی پایین‌تر با استفاده از ولتاژ منبع‌تغذیه  به طور قابل توجهی بالاتر را مبادله‌می‌کند.
در برابر توسعات بیشترطراحی، یک مرحله از پیش طراحی‌شده  افزایش سیگنال کوچک  که بسیار امیدوارکننده به نظر می‌رسد را افزایش می‌دهد.  توان اضافی مورد نیاز برای این مرحله می‌تواند با تغییر مرحله PAاصلی نسبت به  نقطه عملیاتی کلاس Bایجاد شود، شاید  مصرف توان DC مرحله اصلی را کاهش‌‌دهد.

بخشی از مقاله انگلیسی:

IV. COMPARISON WITH STATE OF THE ART

Table I shows the key performance characteristics for recent publications in the area of high output power PA design for ultra low supply voltages in CMOS. The results of the works referenced by [1] and [3] show 1dB compression point values that lie 2 and 1.2 dBm, repectively, above the work presented here. However, one can clearly see that these values are achieved for a significantly lower drain efficiency that will become more and more prohibitive with nowadays energy efficiency discussion. On the other hand, although the work referenced by [2] offers a comparably high efficiency, the P1dB – value remains far below the 19.8 dBm presented in this work.

To the knowledge of the author, the achieved 1 dB compression point value per V available supply voltage in combination with the high drain efficiency of 28.1 % is the highest value realized in CMOS, reported up to today. This work therefore contributes to the enhancement of the state-ofthe-art.

V. CONCLUSION AND OUTLOOK

This paper highlights the use of the load pull analysis and shows the different steps and trade offs for the design of a power amplifier. The load pull analysis develops the possible solution space and shows the necessary trade off of a lower small signal gain value in order to reach high output power values for ultra low supply voltages. The Class AB PA design is developed toward the final layout and simulation and measurement results are compared. The measured PA shows an excellent 1 dB compression point value of 19.8 dBm for a supply voltage of 1.9 V.

Other architectures like switched PA design can achieve clearly higher efficiencies values than 28.1 %; however, they mostly trade this for lower output power values or use significantly higher supply voltages.

Towards a further development of the design, a preamplifier stage increasing the small signal gain seems very promising. The additional power needed for this stage could be made up by a shift of the main PA stage towards a class B operation point, thereby decreasing the DC power consumption of the main stage.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

خرید نسخه پاورپوینت این مقاله جهت ارائه

نوشته دانلود ترجمه مقاله طراحی آمپلی فایر قدرت کلاس AB باند C در نیمه هادی اکسید فلزی مکمل – مجله IEEE اولین بار در ترجمه فا پدیدار شد.