دانلود مقاله ترجمه شده تکنیکی برای کاهش نشتی در مدارهای CMOS – مجله IEEE

• بخشی از ترجمه:

چکیده
در مدارات سیموس،کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ، منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما،دو ترانزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش،یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی، نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده، که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده، نخست به یک پیاده سازی گیت پیچیده ی CMOS استاتیک تبدیل شده، و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار، فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین، روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده ی یک کاهش نشتی متوسط ٧٩.۴ درصدی را برای مدارات محک(بنچ مارک) MCNC’٩١ نشان می دهند.
١.مقدمه
تلف توان موضوع مهمی در طراحی مدارات CMOS VLSI می باشد. مصرف توان زیاد،موجب کاهش عمر باطری در کاربردهای دارای باطری می شود و در قابلیت اطمینان، بسته ای سازی، و هزینه های خنک سازی تاثیر می گذارد. منابع اصلی تلفات توان این ها هستند: ١) تلفات توان خازنی مبنی بر شارژ و تخلیه ی(دشارژ) خازن بار. ٢) جریان های اتصال کوتاه،بدلیل وجود یک مسیر رسانا میان منبع ولتاژ و گراند برای مدت کوتاهی در حین اینکه یک دروازه منطقی در حال عبور جریان از خود است؛ و ٣) جریان نشتی. جریان نشتی شامل جریان های دیود بایاس معکوس و جریان های زیرآستانه می باشد.

• بخشی از مقاله انگلیسی:

Abstract

In CMOS circuits, the reduction of the threshold voltage due to voltage scaling leads to increase in subthreshold leakage current and hence static power dissipation. We propose a novel technique called LECTOR for designing CMOS gates which significantly cuts down the leakage current without increasing the dynamic power dissipation. In the proposed technique, we introduce two leakage control transistors (a p-type and a n-type) within the logic gate for which the gate terminal of each leakage control transistor (LCT) is controlled by the source of the other. In this arrangement, one of the LCTs is always “near its cutoff voltage” for any input combination. This increases the resistance of the path from to ground, leading to significant decrease in leakage currents. The gate-level netlist of the given circuit is first converted into a static CMOS complex gate implementation and then LCTs are introduced to obtain a leakage-controlled circuit. The significant feature of LECTOR is that it works effectively in both active and idle states of the circuit, resulting in better leakage reduction compared to other techniques. Further, the proposed technique overcomes the limitations posed by other existing methods for leakage reduction. Experimental results indicate an average leakage reduction of 79.4% for MCNC’91 benchmark circuits. Index Terms—Deep submicron, leakage power, power optimization, transistor stacking.

I. INTRODUCTION

POWER dissipation is an important consideration in the design of CMOS VLSI circuits. High power consumption leads to reduction in the battery life in the case of battery-powered applications and affects reliability, packaging, and cooling costs. The main sources for power dissipation are: 1) capacitive power dissipation due to the charging and discharging of the load capacitance; 2) short-circuit currents due to the existence of a conducting path between the voltage supply and ground for the brief period during which a logic gate makes a transition; and 3) leakage current. The leakage current consists of reverse-bias diode currents and subthreshold currents. The former is due to the stored charge between the drain and bulk of active transistors while the latter is due to the carrier diffusion between the source and drain of the OFF transistors.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله