طراحی اکتشاف فضایی شتاب دهنده های FPGA برای شبکه های عصبی کانولوشن

Design Space Exploration of FPGA Accelerators for Convolutional Neural Networks

چکیده
1- مقدمه
2- چارچوب جستجوی ما
3- ارزیابی یک نقطه طراحی
4-آزمایشات
5- کار مرتبط
6-نتیجه گیری
منابع

چکیده
افزایش استفاده از الگوریتم های یادگیری ماشین، مانند شبکه های عصبی پیچشی (CNNها)، باعث می شود که روش شتابدهنده های سخت افزاری بسیار جالب باشد. اما، به سوالی در مورد چگونه طراحی بهتر یک شتابدهنده برای یک CNN مورد نظر، حتی در یک سطح بنیادی هنوز پاسخ داده نشده است. این مقاله این چالش را با فراهم کردن یک چارچوب جدید که می تواند بطور جهانی و دقیق انتخاب های معماری مختلف برای شتابدهنده-های CNN در FPGAها را ارزیابی و جستجو کند رفع می کند. چارچوب جستجوی ما گسترده تر از هر کار قبلی برحسب فضای طراحی است و منابع FPGA مختلف را برای بیشینه سازی عملکرد شامل منابع DSP، پهنای باند حافظه درون تراشه و حافظه بیرون تراشه درنظر می گیرد. نتایج تجربی ما با استفاده از بزرگترین مدل های CNN شامل مدلی که 16 لایه پیچشی دارد کارآمدی چارچوب ما و همچنین نیاز به چنین روش جستجوی معماری سطح بالا برای یافتن بهترین معماری برای یک مدل CNN را نشان می دهد.

2 – چارچوب جستجوی ما
A. مرور شتابدهنده
مدل شتابدهنده ما شامل یک آرایه محاسبه و سه بافر درون تراشه بصورت نشان داده شده در شکل 2 است. یک آرایه محاسبه یک آرایه از عناصر محاسبه است که کم و بیش بلوک های همگن شامل ضرب کننده ها و جمع کننده ها هستند. در این مقاله، از جملات آرایه محاسبه و آرایه MAC استفاده می کنیم. یک آرایه محاسبه محاسبه بدنه حلقه کرنل تعمیم یافته درامتداد برخی ابعاد فضای تکرار را اجرا می کند. مجموعه این ابعاد شکل یک آرایه محاسبه نامیده می شود، که ساختار داخلی آرایه محاسبه را دیکته می کند.

بافرها حافظه های چرک نویس هستند که بطور جزیی یا کامل آرایه های ورودی/خروجی و پارامترهای وزن را ذخیره می کند. اگر بطور جزیی ذخیره شوند، توسط حافظه خارجی پشتیبانی شده (مانند DRAM) و داده ها باید بین بافرها و حافظه خارجی منتقل شوند، که بطور همزمان با محاسبه با توجه به بافرینگ مضاعف اتفاق می افتد. بنابراین یک بافر باید بافردهی مضاعف شود مگر اینکه به پشتیبانی توسط حافظه خارجی نیاز نداشته باشد.

فرض می کنیم که ضرب کننده ها و جمع کننده ها مورد نیاز برای اجرای عملیات بدنه حلقه کرنل با استفاده از بلوک های DSP اجرا می شوند. به همین ترتیب بافرها فرض می شود که با استفاده از بلوک های RAM اجرا می شوند. فرض می کنیم که پهنای باند حافظه بادوام ماکزیمم داده می شود که می تواند بطور تجربی توسط شبیه سازی کنترل کننده حافظه برای زمان کافی طولانی بدست آید.

یک LDO مبتنی بر پمپ شارژ با امپدانس بالای پویا با ویژگی های شبیه LDO دیجیتال برای دستیابی به FoM Sub-4-fs

A Dynamically High-Impedance Charge-Pump-Based LDO With Digital-LDO-Like Properties Achieving a Sub-4-fs FoM

چکیده

1 معرفی

2 اساس معماری و عملکرد

3 تحلیل عملکرد

4 نکاتی درباره پایداری

5 پیاده سازی مداری

6 نتایج اندازه گیری

7 نتیجه گیری

منابع

چکیده

این مقاله یک رگولاتور با افت خروجی کمِ (LDO) رویداد-محورِ مبتنی بر پمپ شارژ با یک حلقه فیدبک امپدانس-بالایِ کوپلاژ ac شده (ACHZ) را معرفی می کند. با استفاده از حلقه ی ACHZ و تشخیص مداوم ناحیه مرده، LDO ارائه شده در طی گذراهای  بار در کمتر از یک سیکل ساعت، پاسخ می دهد، بنابراین در یک جریان ساکن 4.9μA برای یک FOM زیر 4-fs، دارای پاسخ و زمان های نشست به ترتیب برابر با 6.9 و 65 نانو ثانیه است. ریپل خروجی برای دستیابی به یک دامنه پایدار اندازه گیری شده است که در طول 105000 × محدوده بار پایدار (μA-105mA1) LDO دارای مقدار کمتر از 15mV است. علاوه بر تمام این ویژگی ها، LDO پیشنهادی مزایای LDOهای دیجیتالی معمولی را نیز دربر دارد: قابل حمل بودن و قابلیت راه اندازی در یک ولتاژ تغذیه پایین.

2- اساس معماری و عملکرد

معماری LDO پیشنهادی در شکل 1 نشان داده شده است. برخلاف LDOهای دیجیتالی متداول که از آرایه های ترانزیستورهای توان PMOS استفاده می کنند، طرح پیشنهادی از یک ترانزیستور توان PMOS تکی، M1، استفاده می کند که توسط یک جفت پمپ شارژ راه اندازی می شود. پمپ های شارژ به نوبه خود توسط یک جفت مقایسه گر زمان-پیوسته مبتنی بر وارونگر دینامیکی یک درمیان سازی شده ی زمانی راه اندازی می شوند که این مقایسه گرها محدوده های تنظیمات بالا و پایین (VrefH و VrefL) یک ناحیه مرده را تنظیم می کنند. خازن CC از این طرف به آن طرف ترانزیستور توان M1 قرار گرفته است تا حلقه ACHZ را تشکیل دهد. علاوه بر یک جفت مقایسه کننده زمان-پیوسته که تنظیم ناحیه مرده را انجام می دهند، یک مقایسه کننده ی کلاکیِ کمکی برای مقایسه ولتاژ خروجی با Vref، که معمولا Vref طوری تنظیم می شود که در وسط ناحیه مرده باشد، استفاده شده است تا به کمک آن بتوان تشخیص داد که آیا ولتاژ خروجی از ولتاژ مرجع مطلوب بالاتر است یا پایین تر و بتوان دقت تنظیم را از طریق یک پمپ شارژِ تنظیم دقیق 1 بیتیِ کمکی بهبود داد.

اساس عملکرد LDO به صورت زیر است. وقتی که در حالت پایدار Vout در ناحیه ی مرده بین مرزها قرار دارد، پمپ شارژهای اصلی غیر فعال هستند (فعلا پمپ شارژ تنظیم دقیق را نادیده بگیرید)، و خروجی آن ها، VG، بالا است. هر شارژ باقی مانده ذخیره شده در CC و خازن پارازیتی CG ولتاژ گیت ترانزیستور توان و در نتیجه، جریان تولید شده توسط LDO را تعیین می کند. با کوپلاژ ac مستقیم Vout به VG از طریق خازن CC، حلقه ACHZ شکل می گیرد. چون این گره، در این حالت (هنگامی که پمپ های شارژ خاموش هستند) امپدانس بالایی دارد، در طی یک گذرای بار هر کاهشی در Vout، با تنظیم راندمان کوپلاژ CC/(CC + CG)، مستقیما به VG منتقل می شود. این بطور مستقیم ولتاژ گیت M1 را کاهش می دهد، در نتیجه جریان جبرانسازی تقریباً فوری (یعنی IMOS) از طریق ترانزیستورهای توان فراهم می شود، که همانطور که در قسمت قرمز نمودارها در شکل 2 نشان داده شده است به کوتاه شدن قابل توجه زمان پاسخ کمک می کند.

گرچه این امر به بهبود قابل توجه زمان پاسخ کمک می کند، اما حلقه ACHZ ممکن است تحت هر شرایطی قادر به تامین همه جریان جبرانسازی لازم برای بازگرداندن خروجی LDO به وسط ناحیه مرده نباشد. اینجاست که پمپ های شارژ وارد عمل می شوند. وقتی که Vout به زیر VrefL کاهش می یابد، همانطور که در شکل 2 نشان داده شده است، مقایسه کننده زمان-پیوسته پایینی فعال می شود، که MchargepumpN را برای ادغام زمان-پیوسته روشن می کند. این امر باعث می شود برای کمک به بازگشت Vout به ناحیه مرده، VG بیشتر دشارژ شود و در نتیجه جریان ترانزیستور توان، IMOS، بیشتر افزایش یابد. پس از اینکه Vout به VrefL رسید، خروجی مقایسه کننده ی تشخیص مرز پایینی دوباره معکوس می شود که ترانزیستور MCPN را در پمپ شارژ خاموش می کند و بنابراین، پمپ شارژ اصلی خاموش می شود. جالب است، در طی این مرحله Vout با کمک حلقه ACHZ در ناحیه مرده قرار می گیرد_درباره جزئیات آن به تفصیل در بخش IV بحث خواهد شد.

پیاده سازی آرایه دریچه ای برنامه پذیر منطقی قابل پیکربندی مجدد شبکه های عصبی

Reconfigurable FPGA implementation of neural networks

چکیده

1- مقدمه

2- پیاده سازی صرفه جویی منابع

3- پیاده سازی موازی

4- نیاز به منابع، سرعت محاسبات و دقت

5- نتیجه گیری ها

منابع

چکیده

این مقاله کوتاه دو پیاده سازی شبکه های عصبی مصنوعی پیشخور در FPGAها را ارائه می دهد. پیاده سازی در نیاز منابع و سرعت محاسبات FPGA متفاوت است. هر دو پیاده سازی با اعمال محاسبات نقطه شناور، توابع فعال سازی با دقت بسیار بالا را اعمال کرده و باعث تغییر آسان ساختار شبکه عصبی بدون نیاز به اجرای دوباره کل پروژه FPGA می شوند.

5- نتیجه گیری ها

این نشان داده شده است که پیاده سازی FPGA ANNها ممکن است بیانگر انعطاف پذیری و همچنین سرعت و دقت منطقی محاسباتی بالا در مقایسه با اجرای نرم افزار ANNها باشد. با توجه به کاربرد محاسبات نقطه شناور و دقت بسیار بالای محاسبه تابع فعال سازی، ANN می تواند به صورت آفلاین، به عنوان مثال با استفاده از نرم افزار Matlab یا استفاده از سیستم های پردازش با پردازنده های ARM در پلت فرم هایی مانند Xilinx Zynq آموزش دیده و سپس وزن های محاسبه شده می توانند به طور مستقیم توسط پیاده سازی های توسعه یافته مورد استفاده قرار بگیرند. امکان تغییر در ساختار ANN با یک تغییر ساده در محتوای حافظه RAM باعث می شود که راه حل توسعه یافته انعطاف پذیرتر شود. هر یک از روش های موجود و یا ماژول مخابراتی که قبلا برای سیستم P1-TS [14] توسعه یافته است می تواند برای جایگزینی محتویات حافظه RAM بلوک جاسازی شده FPGA مورد استفاده قرار بگیرد. پیاده سازی های توسعه یافته همچنین می توانند بعنوان بلوک های تابع سخت افزار برای کنترل کننده قابل برنامه ریزی چند پردازنده ای که قبلا توسعه یافته است[15] و نیز سرعت بخشیدن به محاسبات ANN ها مورد استفاده قرار بگیرد.

Abstract

This brief paper presents two implementations of feed-forward artificial neural networks in FPGAs. The implementations differ in the FPGA resources requirement and calculations speed. Both implementations exercise floating point arithmetic, apply very high accuracy activation function realization, and enable easy alteration of the neural network’s structure without the need of a re-implementation of the entire FPGA project.

5- Conclusions

It has been shown that the FPGA implementations of ANNs may characterize high flexibility as well as high calculations speed and reasonable accuracy in comparison with software realization of ANNs. On account of the application of floating point arithmetic and very high accuracy of the activation function calculation, the ANN can be trained off-line, e.g. by the Matlab software or using processing systems with the ARM processors in such platforms as the Xilinx Zynq, and then the calculated weights can be directly used by the developed implementations. The feasibility of the alteration of the ANN’s structure by a simple change of the RAM memory content makes the developed solution more flexible. Any existing methods or the previously developed communication module for the P1-TS system [14] can be exploited for the replacement of the FPGA-embedded block RAM memory content. The developed implementations can also be applied as hardware function blocks for the previously developed multiprocessor programmable controller [15], accelerating the calculations of ANNs.

تصویری از مقاله ترجمه و تایپ شده در نرم افزار ورد

پیاده سازی آرایه دریچه ای برنامه پذیر منطقی قابل پیکربندی مجدد شبکه های عصبی

Reconfigurable FPGA implementation of neural networks

ادغام سبک وزن مقیاس پذیر شتاب دهنده های مبتنی بر FPGA با تراشه چند پردازنده ای (CMPs)

Scalable Light-Weight Integration of FPGA Based Accelerators with Chip Multi-Processors

چکیده

1. مقدمه

2. کارهای مرتبط

3. مروری بر کل سیستم

4. معماری چند شتاب دهندگی مبتنی بر FPGA

5. پشتیبانی از برنامه پذیری برای نوآوری HWA

6. نتایج آزمایش

7. نتیجه گیری و کار آتی

منابع

چکیده

     سیستم های چند هسته ای مدرن در حال مهاجرت از سیستم های ناهمگون به سیستم های همگون و یکپارچه با رایانش مبتنی بر شتاب دهنده به منظور غلبه بر موانع عملکرد و محدودیت های توان است. در این راستا شتاب دهنده های مبتنی بر FPGA به طور فزاینده در حال گسترش هستند که دلیل آن انعطاف پذیری عالی و هزینه پایین طراحی است. در این مقاله پشتیبانی ساختاری برای تعامل کارآمد بین شتاب دهنده های متعدد مبتنی بر FPGA و چند پردازنده های تراشه ای  (CMP) متصل از طریق شبکه تراشه ای  (NoC) پیشنهاد می دهیم. گیرنده های پکت توزیعی و فرستنده های سلسله مراتبی برای حفظ مقیاس پذیری و کاهش تاخیر مسیر حیاتی تحت یک بار سنگین طراحی می شود. یک مکانیزم اختصاصی زنجیره شتاب دهنده نیز برای تسهیل استفاده مجدد از داده های FPGA در بین شتاب دهنده ها پیشنهاد می شود تا سربار ارتباطی بین FPGA و پردازنده ها به دست آید. به منظور ارزیابی معماری پیشنهادی، یک سیستم کامل همراه با پشتیبانی قابل برنامه ریزی با استفاده از نمونه FPGA به دست می آید. نتایج تجربی نشان می دهد که معماری پیشنهادی دارای عملکرد بالایی است و دارای مشخصات مقیاس پذیر و وزن سبک است. 

کارهای مرتبط
     سناریوهای ارتباطی مختلفی بین یک FPGA و هسته های پردازنده در سال های اخیر مورد مطالعه قرار گرفته است. کار ارائه شده در مقاله [7] سیستم را پیشنهاد می دهد که شامل یک چند پردازندده ARM و حداکثر چهار شتاب دهنده در یک FPGA همراه با باس های AMBA به عنوان کانال های ارتباطی است. کار انجام شده در [8] سیستمی را همراه با PCI express (PCIe) بین پردازنده ها و یک FPGA خارج از تراشه ارائه کرده است که در هنگام نیاز به پیکربندی مجدد دست یافته است. به طور مشابه، کارهای ارائه شده در [9,10] انتقال داده ها بین یک FPGA و پردازنده ها را با استفاده از اتصال یک PCIe و AXI محقق کرده است. این معماری های ارتباطی بر ایجاد یک رابطه خارج از تراشه بین FPGA و پردازنده ها براساس معماری فعلی باس تمرکز کرده اند به طوری که توسعه به سیستم های چند هسته ای بر روی تراشه دشوار است. علاوه بر این، وابستگی زیاد به پلتفورم سبب می شود که این تکنیک ها عمدتاً در بین پلتفورم های مختلف غیر قابل جابجایی باشند. بسیار مهم تر این که آن ها پشتیبانی از به اشتراک گذاری شتاب دهنده های مختلف در یک FPGA توسط چندین پردازنده را مورد بررسی قرار نمی دهند. در مقابل، معماری ارتباطی پیشنهادی بر روی تراشه تحت وضعیت عمومی بدون وابستگی به پلتفورم بهینه می شود به طوری که تعدادی از پردازنده ها می توانند شتاب دهنده های مختلف مبتنی بر FPGA را فراخوانی کنند. نویسندگان RIFFA [11] مجموعه ای از کارها را پیشنهاد داده اند که در آن ها پردازنده ها به HWAها دسترسی دارند. ایده چندین HWA که توسط پردازنده های مختلف در دسترس قرار می گیرد مشابه روش پیشنهادی ما است؛ با این حال، آن ها اساساً بر پشتیبانی از سیستم عامل های مختلف برای دسترسی به HWAها مورد تاکید قرار می گیرند بدون این که بهبود عملکرد سخت افزار را به طور عمیق مورد بررسی قرار دهند. براساس اطلاعات موجود، روش پیشنهادی ما اولین کار در هدف گذاری بهینه سازی طراحی معماری برای رابط چند شتاب دهندگی براساس FPGA همراه با سیستم های چند هسته ای مبتنی بر NoC است. علاوه بر این، کار پیشنهادی برای معماری غنی از شتاب دهنده تکمیل کننده است (یعنی سیستم های چند هسته ای همراه با چندین شتاب دهنده) که بلوک های ASIC یا CGRAها به طور انفرادی در یک ساختار NoC به عنوان عناصر پردازشی توزیع می شوند [13,14].

مروری بر کل سیستم
سیستم چند هسته ای مبتنی بر NoC
     NoCها به عنوان معماری های ارتباطی بر روی تراشه به منظور دستیابی به پهنای باند در شرایط محدودیت بودجه پیشنهاد داده می شوند. عناصر پردازشی در یک NoC با ارسال و دریافت پکت ها از طریق مسیریاب ها (روترها) با یکدیگر ارتباط برقرار می کنند. در آزمایش ها، معماری سیستم تراشه ای چند هسته ای (MPSoC) مشابه با [15] است. ما یک توپولوژی مش 3 به 3 را در می پذیریم و شکل 1 ساختار سیستم را نشان می دهد. پردازنده ها روال های نرم افزاری خود را حفظ می کنند و به HWAها در FPGA کمک می کنند تا شتاب دهی به برخی از کارهای محاسباتی سنگین کامل شود. توجه داشته باشید که تفاوت در اندازه بین پردازنده ها و FPGA بر ساختار تراشه تاثیرگذار خواهد بود، در حالی که بر توپولوژی سیستم تاثیری ندارد. در اصل ایده ما از هر توپولوژی همراه با FPGA در کنار هر نود قرار می گیرد حمایت می کند. تحلیل الگوریتم های مسیریابی NoC و الگورهای ترافیکی [16,17] جایگیری ویژه ای را برای FPGA پیشنهاد می دهند که تکمیل کننده هدف اصلی ما است اما خارج از محدوده این کار است.

کنترل Backstepping از ژنراتور DFIG جهت توربین های بادی با سرعت متغیر : اجرایی بر اساس FPGA

Observer backstepping control of DFIG-Generators for wind turbines variable-speed: FPGA-based implementation

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

تصویری از مقاله ترجمه و تایپ شده در نرم افزار ورد

کنترل Backstepping از ژنراتور DFIG جهت توربین های بادی با سرعت متغیر : اجرایی بر اساس FPGA

Observer backstepping control of DFIG-Generators for wind turbines variable-speed: FPGA-based implementation

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

منابع توان جریان و ولتاژ قابل کنترل با استفاده از مدارهای مجتمع قابل برنامه ریزی

Controllable Current and Voltage Power sources using FPGA

خلاصه

1. معرفی

1-1 پارامترهای مورد نیاز

2. امکان پیاده سازی

3. حل مدارها

3-1 تنظیم کننده ولتاژ متناوب

3-2 تنظیم کننده جریان متناوب

3-3 منابع ولتاژ مرجع

3-4 ژنراتور سیگنال دیجیتال

3-5 واحد کنترل منابع توان

3-6 پیاده سازی در VHDL

4. تایید و اندازه گیری

4-1 طراحی FPGA

4-2 برنامه کاربردی تست

5. نتیجه گیری

چکیده

در این مقاله به بررسی توسعه و طراحی منابع توان جریان و ولتاژ سه فاز که قابل کنترل بصورت دیجیتالی هستند می پردازیم. مهمترین پارامترهای منابع توان قابل کنترل بصورت دیجیتالی عبارت اند از  فرکانس، شیفت فاز و دامنه دو سیستم موج سینوسی مجزا. احتمالات و نحوه اجرا بحث شده و یک راه حل مورد تایید توصیف شده است. دلیل انجام این کار نبود منابع توان در بازار است. سیستم های ولتاژ و جریان سه فاز توسط ترنسفورمرهای توان ایزوله شده اند. در میان احتمالات فراوان کنترل ولتاژ و جریان، روش مبتنی بر سنتز دیجیتال مستقیم انتخاب شده است. مدارهای کنترلی منابع توان در VHDL توصیف و بر روی یک افزاره FPGA پیاده سازی شده است.

1- معرفی

در این تحقیق به بررسی طراحی منابع ولتاژ و جریان سه-فازکنترل شده بصورت عددی می پردازیم. نیاز اصلی قابلیت کنترل نابسته و تنظیم پذیری مشترک شیف-فاز میان دو سیستم سه-فاز است. در حال حاضر شرکت های مختلفی وجود دارند که افزاره های مشابهی تولید می نمایند. اما همچنان در بازار یافتن منابع توان که نیازهای پارامتری فنی را برآورده کنند دشوار است. منابع توان تولید شده بطور حرفه ای بسیار گرانقیمت و خاص هستند. نیازهای بسیاری برای استفاده از منابع AC، مانند تنظیم پارامتر های مورد نیاز توان، تست رله های حفاظتی سرریز جریان، و غیره وجود دارد. هدف ما از این تحقیق طراحی منابع توان کنترل پذیری که می توانند به عنوان اجزای شبیه سازهای بلادرنگ  رفتار یک ژنراتور سنکرون بوده است. خروجی این منابع توان سیگنال های سه-فاز هستند که نشانگر ولتاژ و جریان خروجی یک ژنراتور سنکرون را نشان می دهند. به منظور اتصال منابع توان در بازخورد ، سیستم شامل ورودی و خروجی های دیجیتال همخوان با مدارهای ورودی و خروجی رگولاتور تحریک کننده است.

5- نتیجه گیری

ملزومات تعیین شده در فصل 1-1 بدست آمدند. نسخه ابتدایی کنترل منابع توان جریان و ولتاژ ایجاد و تایید شد. واحد کنترل و برنامه کاربردی تست را می توان در آزمایشگاه منبع توان جریان و ولتاژ یا به عنوان یکی از اجزای یک شبیه ساز تولیدکننده سنکرون بلادرنگ استفاده کرد. سطح اندازه گیری شده بازدهی منبع ولتاژ برابر 87% است. اندازه گیری انجام شده برای مقدار 50% ورودی و بیشینه بار بود. سطح بازدهی منبع جریان اندازه گیری شده برابر 50% مقدار بار بود. پیشرفت های پس از این می بایست در جهت افزایش بازدهی منابع توان باشند. ارتباط واحد کنترل به کامپیوتر کنترل باید از طریق USB انجام شود.

Abstract

This paper deals with the development and design of digitally controllable, three-phase current and voltage power sources. The main, digitally controlled parameters of the power source are frequency, phase-shift and amplitudes of two separate sine-wave systems. Possibilities and means of implementation are discussed and a verified solution is described. The reason why this development was done is the lack of power sources on the market. The three-phase voltage and the tree-phase current systems are isolated by power transformers. Among many possibilities of voltage and current control, the method based on direct digital synthesis was selected. Control circuits of the power sources are described in VHDL and implemented in an FPGA device.

1- INTRODUCTION

This work deals with the design of numerically controlled three-phase voltage and current sources. The main requirement is the independent controllability and mutual phase-shift adjustability of the two three-phase systems. At present there are several companies that produce similar devices. Still, it is very difficult to find a power source on the market that satisfies the requirements for technical parameters. Professionally produced power sources are very expensive, unique devices. There are many needs for AC sources usage, such as setting of power equipment parameters, testing of over-current protection relays, etc.. The motivation for our research was designing a controllable power source that can be used as a component of a real-time simulator of a synchronous generator behavior. The outputs of these power sources are three-phase signals representing the output voltage and output current of a synchronous generator. In order to connect the power sources in a feedback, the system also includes digital and analog inputs and outputs compatible with the excitation regulator input and output circuits.

5- CONCLUSIONS

The requirements specified in Chap. 1.1 were achieved. The first version of controllable current and voltage power sources was developed and verified. The control unit and the test application can be used as a laboratory current and voltage power source or as a component of a real time synchronous generator simulator. The measured level of voltage source efficiency is 87 %. The measurement was performed for 50 % input value and maximum load. The measured level of current source efficiency is 86 %. The measurement was performed for 50 % load value. The following development in this field should aim to increasing the power sources efficiency. The connection of the control unit to the control computer could be done via USB.

تصویری از مقاله ترجمه و تایپ شده در نرم افزار ورد

منابع توان جریان و ولتاژ قابل کنترل با استفاده از مدارهای مجتمع قابل برنامه ریزی

Controllable Current and Voltage Power sources using FPGA

تشخیص جریان مبتنی بر FPGA با سرعت بالا برای آزمایشگاه بر روی تراشه (LoC) ریز سیال شناسی

High-speed FPGA-based Flow Detection for Microfluidic Lab-onChip

چکیده

1. مقدمه

2. اصول بنیادین الگوریتم

A. بازیابی داده های ویدیویی

B. فایل ورودی و پارامترهای

C. تعیین مشخصات جریان و نقاط هشدار

D. پنجره شناسایی

3. پیاده سازی پیشنهادی

A. بارگذاری فریم فعلی

B. کم کردن فریم

C. شناسایی جریان

D. شناسایی نقطه هشدار

E. تنظیم مستطیل پنجره

F. ذخیره سازی فریم فعلی

4. عملکرد و تحلیل

5. نتایج تجربی

6. نتیجه گیری

چکیده

الگوریتم های بینایی ماشینی  مزیت های مهمی را برای سیستم های آزمایشگاه روی تراشه  (LoC) با خودکارسازی فرآیند عملیاتی فراهم می کنند. این مقاله پیاده سازی شناسایی جریان بینایی ماشین مبتنی بر FPGA را برای آزمایش های ریزسیال شناسی (میکروفلوئودیک)  آزمایشگاه بر روی تراشه (LoC) ارائه می کند. ما معماری جدیدی را پیشنهاد می دهیم و پیاده سازی می کنیم که قابلیت های موازی سازی FPGA مدرن را به کار می گیرد و از منابع دستگاه برای دستیابی به جمع آوری لحظه ای داده ها در رزولوشن های مگاپیکسلی با نرخ حداکثر 30 هزار فریم در ثانیه استفاده می کند. 

1. مقدمه

آزمایشگاه بر روی تراشه (LoC) میکروفلوئیدی (ریزسیال شناختی) مزیت های مهمی را برای تشخیص بالینی با ارائه مزیت های کوچک سازی و خودکارسازی و امکان اجرای آزمایش های پیچیده بیولوژیکی در یک محیط یکپارچخ در نقطه مراقب  (PoC) فراهم می کند. کنترل سیال های بیولوژیکی از طریق شناسایی حرکت اغلب  از حسگرهای نقطه ای  (موانع نوری، الکترومکانیکی و غیره) استفاده می کند که دارای معایب متعددی همچون کاهش رزولوشن اندازه گیری، قابلیت های محدود اطلاعاتی و قیمت بالاتر هستند. در سال ها اخیر گروه های تحقیقاتی مختلفی از راهکارهای بینایی ماشینی برای استخراج اطلاعات و کنترل فعال کننده استفاده کرده اند به طوری که مزیت های قابل توجهی را در مقایسه با روش های پیشین همانند افزایش دقت و پاسخ لحظه ای ارائه می کنند. 

6. نتیجه گیری

در این مقاله یک سیستم تشخیص جریان بینایی ماشینی مبتنی بر FPGA برای ازمایش های ریزسیال شناسی آزمایشگاه بر روی تراشه پیشنهاد داده شده و پیاده سازی شده است و از چندین سیال سرعت بالا به صورت همزمان پشتیبانی می کند. مرحله آزمایش پیاده سازی برای ارزیابی عملکرد و کارکرد سیستم بر روی بورد توسعه XUPV5 FPGA با استفاده از تجهیز Virtex-5 FPGA طراحی شده است. نتایج به دست آمده به طور آشکار قابلیت های شناسایی سرعت بالا و استحکام سیستم را نشان می دهد به طوری که نرخ فریم به 30 kfps بری مجموعه پارامترهای متداول می رسد و عملکرد قابل توجه و مزیت های خودکارسازی را برای کاربری های تشخیص مولکولی فراهم می کند. اثر ناحیه کوچک وحداقل استفاده از حافظه بر روی تراشه فضای کافی را برای پیاده سازی سیستم های بزرگتر بر روی همان تراشه فراهم می کند.

Abstract

Machine vision algorithms provide significant benefits for Lab-on-Chip (LoC) systems by automating the experimental process. This paper presents an FPGA-based machine vision flow detection implementation for microfluidic Lab-on-Chip (LoC) experiments. We propose and implement a novel architecture that exploits modern FPGA parallelism capabilities and makes efficient use of device resources to achieve real-time data collection in megapixel resolutions, at rates exceeding 30000 frames per second.

I. INTRODUCTION

MICROFLUIDIC Labs-on-Chip offer significant advantages to clinical diagnostics by bringing the benefits of miniaturization and automation and enabling the execution of complicated biological experiments in an integrated environment at the Point-of-Care (PoC). Control of biological fluids through motion detection, often makes use of point sensors (light barrier, electromechanical, etc.), which have several disadvantages like reduced measurement resolution, limited information capabilities and higher cost. In recent years, various research groups have used machine vision solutions for information extraction and actuator control, which offer significant benefits compared to previous approaches, like increased precision and real-time response.

VI. CONCLUSION

In this paper, an FPGA-based machine vision flow detection system for microfluidic Lab-on-Chip experiments, was proposed and implemented, supporting multiple simultaneous high-speed fluids, a first to our knowledge in relevant literature. An implementation test setup was designed to evaluate the performance and functionality of the system on an XUPV5 FPGA development board, using a Virtex-5 FPGA device. The obtained results clearly demonstrate the high speed detection capabilities and robustness of the system, with frame rates approaching and exceeding 30kfps for common parameter sets, providing significant performance and automation advantages to molecular diagnostics applications. The small area footprint and minimal on-chip memory utilization, provide adequate space for larger systems to be implemented on the same chip.

تصویری از مقاله ترجمه و تایپ شده در نرم افزار ورد

تشخیص جریان مبتنی بر FPGA با سرعت بالا برای آزمایشگاه بر روی تراشه (LoC) ریز سیال شناسی

High-speed FPGA-based Flow Detection for Microfluidic Lab-onChip

پیاده سازی سخت افزاری FPGA کارای تابع هش ایمن SHA-2

Efficient FPGA Hardware Implementation of Secure Hash Function SHA-2

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

اجرای FPGA کارآمد تابع هش امن SHA-2

Efficient FPGA Hardware Implementation of Secure Hash Function SHA-2

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

نمونه برداری سریع العمل اولیه ای از سیستم های متحمل پرتو افشانی جاسازی شده بر روی FPGA

Rapid Prototyping of Radiation-Tolerant Embedded Systems on FPGA

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

ساخت نمونه اولیه از سیستم تابش جاسازی شده در  FPGA

Rapid Prototyping of Radiation-Tolerant Embedded Systems on FPGA

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

توسعه یک آنالیز و کنترل زمان- واقعی مبنی بر آرایه کیت قابل برنامه ریزی میدان برای واسط های تولید توزیع شده

Development of a FPGA Based Real-Time Power Analysis and Control for Distributed Generation Interface

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

توسعه یک آنالیز و کنترل زمان- واقعی مبنی بر آرایه کیت قابل برنامه ریزی میدان برای واسط های تولید توزیع شده

Development of a FPGA Based Real-Time Power Analysis and Control for Distributed Generation Interface

• برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
• برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.