دانلود ترجمه مقاله ادغام شتاب دهنده های مبتنی بر FPGA با تراشه چند پردازنده (آی تریپل ای 2017) (ترجمه ویژه – طلایی ⭐️⭐️⭐️)

ادغام سبک وزن مقیاس پذیر شتاب دهنده های مبتنی بر FPGA با تراشه چند پردازنده ای (CMPs)

Scalable Light-Weight Integration of FPGA Based Accelerators with Chip Multi-Processors

چکیده

1. مقدمه

2. کارهای مرتبط

3. مروری بر کل سیستم

4. معماری چند شتاب دهندگی مبتنی بر FPGA

5. پشتیبانی از برنامه پذیری برای نوآوری HWA

6. نتایج آزمایش

7. نتیجه گیری و کار آتی

منابع

چکیده

     سیستم های چند هسته ای مدرن در حال مهاجرت از سیستم های ناهمگون به سیستم های همگون و یکپارچه با رایانش مبتنی بر شتاب دهنده به منظور غلبه بر موانع عملکرد و محدودیت های توان است. در این راستا شتاب دهنده های مبتنی بر FPGA به طور فزاینده در حال گسترش هستند که دلیل آن انعطاف پذیری عالی و هزینه پایین طراحی است. در این مقاله پشتیبانی ساختاری برای تعامل کارآمد بین شتاب دهنده های متعدد مبتنی بر FPGA و چند پردازنده های تراشه ای  (CMP) متصل از طریق شبکه تراشه ای  (NoC) پیشنهاد می دهیم. گیرنده های پکت توزیعی و فرستنده های سلسله مراتبی برای حفظ مقیاس پذیری و کاهش تاخیر مسیر حیاتی تحت یک بار سنگین طراحی می شود. یک مکانیزم اختصاصی زنجیره شتاب دهنده نیز برای تسهیل استفاده مجدد از داده های FPGA در بین شتاب دهنده ها پیشنهاد می شود تا سربار ارتباطی بین FPGA و پردازنده ها به دست آید. به منظور ارزیابی معماری پیشنهادی، یک سیستم کامل همراه با پشتیبانی قابل برنامه ریزی با استفاده از نمونه FPGA به دست می آید. نتایج تجربی نشان می دهد که معماری پیشنهادی دارای عملکرد بالایی است و دارای مشخصات مقیاس پذیر و وزن سبک است. 

کارهای مرتبط
     سناریوهای ارتباطی مختلفی بین یک FPGA و هسته های پردازنده در سال های اخیر مورد مطالعه قرار گرفته است. کار ارائه شده در مقاله [7] سیستم را پیشنهاد می دهد که شامل یک چند پردازندده ARM و حداکثر چهار شتاب دهنده در یک FPGA همراه با باس های AMBA به عنوان کانال های ارتباطی است. کار انجام شده در [8] سیستمی را همراه با PCI express (PCIe) بین پردازنده ها و یک FPGA خارج از تراشه ارائه کرده است که در هنگام نیاز به پیکربندی مجدد دست یافته است. به طور مشابه، کارهای ارائه شده در [9,10] انتقال داده ها بین یک FPGA و پردازنده ها را با استفاده از اتصال یک PCIe و AXI محقق کرده است. این معماری های ارتباطی بر ایجاد یک رابطه خارج از تراشه بین FPGA و پردازنده ها براساس معماری فعلی باس تمرکز کرده اند به طوری که توسعه به سیستم های چند هسته ای بر روی تراشه دشوار است. علاوه بر این، وابستگی زیاد به پلتفورم سبب می شود که این تکنیک ها عمدتاً در بین پلتفورم های مختلف غیر قابل جابجایی باشند. بسیار مهم تر این که آن ها پشتیبانی از به اشتراک گذاری شتاب دهنده های مختلف در یک FPGA توسط چندین پردازنده را مورد بررسی قرار نمی دهند. در مقابل، معماری ارتباطی پیشنهادی بر روی تراشه تحت وضعیت عمومی بدون وابستگی به پلتفورم بهینه می شود به طوری که تعدادی از پردازنده ها می توانند شتاب دهنده های مختلف مبتنی بر FPGA را فراخوانی کنند. نویسندگان RIFFA [11] مجموعه ای از کارها را پیشنهاد داده اند که در آن ها پردازنده ها به HWAها دسترسی دارند. ایده چندین HWA که توسط پردازنده های مختلف در دسترس قرار می گیرد مشابه روش پیشنهادی ما است؛ با این حال، آن ها اساساً بر پشتیبانی از سیستم عامل های مختلف برای دسترسی به HWAها مورد تاکید قرار می گیرند بدون این که بهبود عملکرد سخت افزار را به طور عمیق مورد بررسی قرار دهند. براساس اطلاعات موجود، روش پیشنهادی ما اولین کار در هدف گذاری بهینه سازی طراحی معماری برای رابط چند شتاب دهندگی براساس FPGA همراه با سیستم های چند هسته ای مبتنی بر NoC است. علاوه بر این، کار پیشنهادی برای معماری غنی از شتاب دهنده تکمیل کننده است (یعنی سیستم های چند هسته ای همراه با چندین شتاب دهنده) که بلوک های ASIC یا CGRAها به طور انفرادی در یک ساختار NoC به عنوان عناصر پردازشی توزیع می شوند [13,14].

مروری بر کل سیستم
سیستم چند هسته ای مبتنی بر NoC
     NoCها به عنوان معماری های ارتباطی بر روی تراشه به منظور دستیابی به پهنای باند در شرایط محدودیت بودجه پیشنهاد داده می شوند. عناصر پردازشی در یک NoC با ارسال و دریافت پکت ها از طریق مسیریاب ها (روترها) با یکدیگر ارتباط برقرار می کنند. در آزمایش ها، معماری سیستم تراشه ای چند هسته ای (MPSoC) مشابه با [15] است. ما یک توپولوژی مش 3 به 3 را در می پذیریم و شکل 1 ساختار سیستم را نشان می دهد. پردازنده ها روال های نرم افزاری خود را حفظ می کنند و به HWAها در FPGA کمک می کنند تا شتاب دهی به برخی از کارهای محاسباتی سنگین کامل شود. توجه داشته باشید که تفاوت در اندازه بین پردازنده ها و FPGA بر ساختار تراشه تاثیرگذار خواهد بود، در حالی که بر توپولوژی سیستم تاثیری ندارد. در اصل ایده ما از هر توپولوژی همراه با FPGA در کنار هر نود قرار می گیرد حمایت می کند. تحلیل الگوریتم های مسیریابی NoC و الگورهای ترافیکی [16,17] جایگیری ویژه ای را برای FPGA پیشنهاد می دهند که تکمیل کننده هدف اصلی ما است اما خارج از محدوده این کار است.