دانلود ترجمه مقاله ادغام شتاب دهنده های مبتنی بر FPGA با تراشه چند پردازنده (آی تریپل ای ۲۰۱۷) (ترجمه ویژه – طلایی ⭐️⭐️⭐️)

ieee2

 

 

این مقاله انگلیسی ISI در نشریه آی تریپل ای در ۱۱ صفحه در سال ۲۰۱۷ منتشر شده و ترجمه آن ۲۹ صفحه میباشد. کیفیت ترجمه این مقاله ویژه – طلایی ⭐️⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

ادغام سبک وزن مقیاس پذیر شتاب دهنده های مبتنی بر FPGA با تراشه چند پردازنده ای (CMPs)

عنوان انگلیسی مقاله:

Scalable Light-Weight Integration of FPGA Based Accelerators with Chip Multi-Processors

 

 

مشخصات مقاله انگلیسی 
فرمت مقاله انگلیسی pdf و ورد تایپ شده با قابلیت ویرایش
سال انتشار ۲۰۱۷
تعداد صفحات مقاله انگلیسی ۱۱ صفحه با فرمت pdf
نوع مقاله ISI
نوع ارائه مقاله ژورنال
رشته های مرتبط با این مقاله مهندسی کامپیوتر، مهندسی برق
گرایش های مرتبط با این مقاله معماری سیستم های کامپیوتری، مهندسی سخت افزار، مهندسی الکترونیک
چاپ شده در مجله (ژورنال) Transactions on Multi-Scale Computing Systems
کلمات کلیدی FPGA، شتاب دهنده سخت افزاری، سیستم های ناهمگون، شبکه بر روی تراشه، چند پردازنده های تراشه ای
کلمات کلیدی انگلیسی FPGA – hardware accelerator – heterogeneous system – network-on-chip – chip-multiprocessor
نویسندگان Zhe Lin – Sharad Sinha – Hao Liang – Liang Feng – Wei Zhang
شناسه شاپا یا ISSN ۲۳۳۲-۷۷۶۶
شناسه دیجیتال – doi https://doi.org/10.1109/TMSCS.2017.2754378
ایمپکت فاکتور(IF) مجله ۲٫۰۶۵ در سال ۲۰۲۰
شاخص H_index مجله ۱۹ در سال ۲۰۲۱
شاخص SJR مجله ۰٫۴۵۵ در سال ۲۰۲۰
شاخص Q یا Quartile (چارک) Q2 در سال ۲۰۲۰
بیس نیست
مدل مفهومی ندارد 
پرسشنامه ندارد 
متغیر ندارد 
فرضیه ندارد 
رفرنس دارای رفرنس در داخل متن و انتهای مقاله
کد محصول ۱۲۳۳۱
لینک مقاله در سایت مرجع لینک این مقاله در سایت IEEE
نشریه آی تریپل ای – IEEE

 

مشخصات و وضعیت ترجمه فارسی این مقاله 
فرمت ترجمه مقاله pdf و ورد تایپ شده با قابلیت ویرایش
وضعیت ترجمه انجام شده و آماده دانلود
کیفیت ترجمه ویژه – طلایی ⭐️⭐️⭐️
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۲۹ (۲ صفحه رفرنس انگلیسی) صفحه با فونت ۱۴ B Nazanin
ترجمه عناوین تصاویر و جداول ترجمه شده است 
ترجمه متون داخل تصاویر ترجمه شده است 
ترجمه متون داخل جداول ترجمه شده است 
ترجمه ضمیمه ندارد 
درج تصاویر در فایل ترجمه درج شده است  
درج جداول در فایل ترجمه درج شده است  
درج فرمولها و محاسبات در فایل ترجمه ندارد 
منابع داخل متن به صورت عدد درج شده است
منابع انتهای متن به صورت انگلیسی درج شده است

 

فهرست مطالب

چکیده

۱٫ مقدمه

۲٫ کارهای مرتبط

۳٫ مروری بر کل سیستم

۴٫ معماری چند شتاب دهندگی مبتنی بر FPGA

۵٫ پشتیبانی از برنامه پذیری برای نوآوری HWA

۶٫ نتایج آزمایش

۷٫ نتیجه گیری و کار آتی

منابع

 

بخشی از ترجمه

چکیده

     سیستم های چند هسته ای مدرن در حال مهاجرت از سیستم های ناهمگون به سیستم های همگون و یکپارچه با رایانش مبتنی بر شتاب دهنده به منظور غلبه بر موانع عملکرد و محدودیت های توان است. در این راستا شتاب دهنده های مبتنی بر FPGA به طور فزاینده در حال گسترش هستند که دلیل آن انعطاف پذیری عالی و هزینه پایین طراحی است. در این مقاله پشتیبانی ساختاری برای تعامل کارآمد بین شتاب دهنده های متعدد مبتنی بر FPGA و چند پردازنده های تراشه ای  (CMP) متصل از طریق شبکه تراشه ای  (NoC) پیشنهاد می دهیم. گیرنده های پکت توزیعی و فرستنده های سلسله مراتبی برای حفظ مقیاس پذیری و کاهش تاخیر مسیر حیاتی تحت یک بار سنگین طراحی می شود. یک مکانیزم اختصاصی زنجیره شتاب دهنده نیز برای تسهیل استفاده مجدد از داده های FPGA در بین شتاب دهنده ها پیشنهاد می شود تا سربار ارتباطی بین FPGA و پردازنده ها به دست آید. به منظور ارزیابی معماری پیشنهادی، یک سیستم کامل همراه با پشتیبانی قابل برنامه ریزی با استفاده از نمونه FPGA به دست می آید. نتایج تجربی نشان می دهد که معماری پیشنهادی دارای عملکرد بالایی است و دارای مشخصات مقیاس پذیر و وزن سبک است. 

 

کارهای مرتبط
     سناریوهای ارتباطی مختلفی بین یک FPGA و هسته های پردازنده در سال های اخیر مورد مطالعه قرار گرفته است. کار ارائه شده در مقاله [۷] سیستم را پیشنهاد می دهد که شامل یک چند پردازندده ARM و حداکثر چهار شتاب دهنده در یک FPGA همراه با باس های AMBA به عنوان کانال های ارتباطی است. کار انجام شده در [۸] سیستمی را همراه با PCI express (PCIe) بین پردازنده ها و یک FPGA خارج از تراشه ارائه کرده است که در هنگام نیاز به پیکربندی مجدد دست یافته است. به طور مشابه، کارهای ارائه شده در [۹,۱۰] انتقال داده ها بین یک FPGA و پردازنده ها را با استفاده از اتصال یک PCIe و AXI محقق کرده است. این معماری های ارتباطی بر ایجاد یک رابطه خارج از تراشه بین FPGA و پردازنده ها براساس معماری فعلی باس تمرکز کرده اند به طوری که توسعه به سیستم های چند هسته ای بر روی تراشه دشوار است. علاوه بر این، وابستگی زیاد به پلتفورم سبب می شود که این تکنیک ها عمدتاً در بین پلتفورم های مختلف غیر قابل جابجایی باشند. بسیار مهم تر این که آن ها پشتیبانی از به اشتراک گذاری شتاب دهنده های مختلف در یک FPGA توسط چندین پردازنده را مورد بررسی قرار نمی دهند. در مقابل، معماری ارتباطی پیشنهادی بر روی تراشه تحت وضعیت عمومی بدون وابستگی به پلتفورم بهینه می شود به طوری که تعدادی از پردازنده ها می توانند شتاب دهنده های مختلف مبتنی بر FPGA را فراخوانی کنند. نویسندگان RIFFA [11] مجموعه ای از کارها را پیشنهاد داده اند که در آن ها پردازنده ها به HWAها دسترسی دارند. ایده چندین HWA که توسط پردازنده های مختلف در دسترس قرار می گیرد مشابه روش پیشنهادی ما است؛ با این حال، آن ها اساساً بر پشتیبانی از سیستم عامل های مختلف برای دسترسی به HWAها مورد تاکید قرار می گیرند بدون این که بهبود عملکرد سخت افزار را به طور عمیق مورد بررسی قرار دهند. براساس اطلاعات موجود، روش پیشنهادی ما اولین کار در هدف گذاری بهینه سازی طراحی معماری برای رابط چند شتاب دهندگی براساس FPGA همراه با سیستم های چند هسته ای مبتنی بر NoC است. علاوه بر این، کار پیشنهادی برای معماری غنی از شتاب دهنده تکمیل کننده است (یعنی سیستم های چند هسته ای همراه با چندین شتاب دهنده) که بلوک های ASIC یا CGRAها به طور انفرادی در یک ساختار NoC به عنوان عناصر پردازشی توزیع می شوند [۱۳,۱۴].

 

مروری بر کل سیستم
سیستم چند هسته ای مبتنی بر NoC
     NoCها به عنوان معماری های ارتباطی بر روی تراشه به منظور دستیابی به پهنای باند در شرایط محدودیت بودجه پیشنهاد داده می شوند. عناصر پردازشی در یک NoC با ارسال و دریافت پکت ها از طریق مسیریاب ها (روترها) با یکدیگر ارتباط برقرار می کنند. در آزمایش ها، معماری سیستم تراشه ای چند هسته ای (MPSoC) مشابه با [۱۵] است. ما یک توپولوژی مش ۳ به ۳ را در می پذیریم و شکل ۱ ساختار سیستم را نشان می دهد. پردازنده ها روال های نرم افزاری خود را حفظ می کنند و به HWAها در FPGA کمک می کنند تا شتاب دهی به برخی از کارهای محاسباتی سنگین کامل شود. توجه داشته باشید که تفاوت در اندازه بین پردازنده ها و FPGA بر ساختار تراشه تاثیرگذار خواهد بود، در حالی که بر توپولوژی سیستم تاثیری ندارد. در اصل ایده ما از هر توپولوژی همراه با FPGA در کنار هر نود قرار می گیرد حمایت می کند. تحلیل الگوریتم های مسیریابی NoC و الگورهای ترافیکی [۱۶,۱۷] جایگیری ویژه ای را برای FPGA پیشنهاد می دهند که تکمیل کننده هدف اصلی ما است اما خارج از محدوده این کار است.

 

ارسال دیدگاه

نشانی ایمیل شما منتشر نخواهد شد.