|
دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
تحلیل جمع کننده توان پایین ، پرسرعت و با فضای کارآمد |
| عنوان انگلیسی مقاله: |
Analysis of Low Power, Area- Efficient and High Speed Fast Adder |
|
|
| مشخصات مقاله انگلیسی (PDF) | |
| سال انتشار | 2013 |
| تعداد صفحات مقاله انگلیسی | 6 صفحه با فرمت pdf |
| رشته های مرتبط با این مقاله | مهندسی برق |
| گرایش های مرتبط با این مقاله | مهندسی الکترونیک، سیستمهای الکترونیک دیجیتال و مدارهای مجتمع الکترونیک |
| مجله | مجله بین المللی تحقیقات پیشرفته در کامپیوتر و مهندسی ارتباطات |
| دانشگاه | گروه ECE، موسسه علوم و تکنولوژی Mody، هند |
| کلمات کلیدی | جمع کننده، جمع کننده گزینش رقم نقلی (CSLA)، CSLA اصلاح شده (MCSLA)، CSLA ریشه مجذور (SQRT CSLA)، پردازنده‌های پردازش داده |
| شناسه شاپا یا ISSN | ISSN 2278-1021 |
| رفرنس | دارد |
| نشریه IJARCCE |  |
| مشخصات و وضعیت ترجمه فارسی این مقاله (Word) | |
| تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش و فونت 14 B Nazanin | 11 صفحه |
| ترجمه عناوین تصاویر و جداول | ترجمه شده است |
| ترجمه متون داخل تصاویر | ترجمه نشده است |
| ترجمه متون داخل جداول | ترجمه نشده است |
| درج تصاویر در فایل ترجمه | درج شده است |
| درج جداول در فایل ترجمه | درج شده است |
| درج فرمولها و محاسبات در فایل ترجمه به صورت عکس | درج شده است |
فهرست مطالب:
چکیده
مقدمه
بررسی مطالعات
CSLA اصلاح شده
SQRT CSLA منظم و SQRT CSLA اصلاح شده
SQRT CSLA پیشنهادی استفاده کننده از منطق بولی مشترک
نتایج
نتیجه گیری
چشم انداز تحقیق آینده
بخشی از ترجمه:
7. نتیجه گیری
برق مصرفی، تأخیر و فضا از عوامل سازنده در طراحی VLSI است که عملکرد هر مدار را محدود می‌سازد. این تحقیق روشی ساده جهت کاهش فضا، تأخیر و برق مصرفی معماری CSLA معرفی می‌کند. عیب جمع کننده معمولی گزینش رقم نقلی مصرف برق بیشتر و فضای مصرفی بیشتر تراشه است. SQRT CSLA پیشنهادی که از منطق بولی مشترک بهره می‌گیرد، برق مصرفی، تأخیر و فضای مصرفی کمتری نسبت به کلیه ساختارهای جمع کننده دیگر دارد. علاوه براین، ساختار پیشنهادی نسبت به کلیه جمع کننده‌های دیگر چند بیت سریعتر است. بدین صورت، تعداد ترانزیستورهای SQRT CSLA پیشنهادی کاهش یافته و فضا و برق کمتری را مصرف می‌کند که آن را به ساختاری ساده و کارآمد برای پیاده سازی سخت افزار VLSI تبدیل می‌کند.
بخشی از مقاله انگلیسی:
VII. CONCLUSION
Power, delay and area are the constituent factors in VLSI design that limits the performance of any circuit. This work presents a simple approach to reduce the area, delay and power of CSLA architecture. The conventional carry select adder has the disadvantage of more power consumption and occupying more chip area. The proposed SQRT CSLA using common Boolean logic has low power, less delay and reduced area than all the other adder structures. It is also little bit faster than all the other adders. In this way, the transistor count of proposed SQRT CSLA is reduced having less area and low power which makes it simple and efficient for VLSI hardware implementations.
|
دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
تحلیل جمع کننده توان پایین ، پرسرعت و با فضای کارآمد |
| عنوان انگلیسی مقاله: |
Analysis of Low Power, Area- Efficient and High Speed Fast Adder |
|
|
