دانلود مقاله ترجمه شده پردازنده سلولی و معماری پردازنده قدرت موثر – مجله IEEE

• بخشی از ترجمه:

چکیده
معماری پردازنده قدرت کارآمد و پردازنده سلولی این مقاله پیش زمینه و استدلالی را در مورد بعضی از معماری ها و تصمیمات جهت طراحی در پردازنده سلولی، یعنی پردازنده ای که برای محاسبات فشرده و کاربردهای رسانه ای غنی پهنای باند که مشترکا توسط شرکت های سونی، توشیبا و IBM توسعه داده شده است، ارائه می دهد.
۲ عملکرد در هر ترانزیستور به عنوان یک معیار متری

معماران ریزپردازنده و معماران مبکرو در چند دهه گذشته تحت تاثیر دو معیار متری اولیه که عملکرد را مشخص می کند، قرار گرفته اند: که شامل عملکرد در هر سیکل ( اعلب توسط تعداد دستورالعمل هایی که در هر سیکل پردازنده تکمیل می شود)، و بسامد طرح ( برای نمونه، زمان سیکل طراحی که توسط ۴ مبدل تاخیر اندازه گیری می شود) می باشد. در ادغام با قابلیت های فناوری ( برای نمونه یک تریلیون ثانیه در هر fo۴) و محدودیت های سیستم ( برای نمونه شرایط دسته بندی، تنوع منبع تغذیه، تغییرات تصادفی نامطلوب در منبع، و شرایط حرارتی) می باشد. این موارد به تعیین فرکانس عملیاتی نهایی و عملکرد محصول نهایی می پردازد.
امروزه، معماران و معماران میکرو، و همچنین طراحان منطق و مدار، می بایست بازده توان را مد نظر قرار دهند، زیرا تقریبا تمام سیستم ها از پلتفرم موبایل تا کامپیوترهای شخصی و ایستگاه های کاری تا بزرگترین ابرکامپیوترها هم اکنون از نظر توان برقی محدود می باشند. این موارد نشان می دهد که می بایست از بازده توان به عنوان یکی از معیارهای متری و محرک طرح های ریزپردازنده ها استفاده کنیم.
تعدادی از این معیارهای متری از نظر بازدهی مد نظر قرار می گیرند، که در محدوده انرژی در هر فعالیت تا تاخیر- انرژی می باشد. هر یک از این معیارهای متری به موازنه عملکرد پردازنده از نظر بازدهی می پردازند و هر یک از این معیارهای متری می تواند مناسب باشد. به هر حال، در این مقاله، ما به بررسی عملکرد در هر ترانزیستور به عنوان یک معیار متری می پردازیم. این معیار متری، عملکرد را در هر وات تخمین می زنند در صورتی که مقدار ثابتی را در هر تاوان توان ترانزیستور مد نظر قرار دهیم. این فرایند زمانی منطقی می باشد که فناوری CMOS با عملکرد بالا مورد استفاده قرار گرفته و مقدار ثابتی از این توان به زیر استاندارد و جریانات تونل سازی اکسید مدخل افت کند، و زمانی که هدف بهینه سازی عملکرد تقویت بوده زمانی که بخش قابل توجهی از تراشه ها مورد استفاده قرار گیرد.

• بخشی از مقاله انگلیسی:

Abstract

This paper provides a background and rationale for some of the architecture and design decisions in the cell processor, a processor optimized for compute-intensive and broadband rich media applications, jointly developed by Sony Group, Toshiba, and IBM. The paper discusses some of the challenges microprocessor designers face and provides motivation for performance per transistor as a reasonable first-order metric for design efficiency. Common microarchitectural enhancements relative to this metric are provided. Also alternate architectural choices and some of its limitations are discussed and non-homogeneous SMP as a means to overcome these limitations is proposed.

۲٫ Performance per transistor as a metric

Microprocessor architects and micro-architects have over the last couple of decades been driven by two primary metrics that determine performance: performance per cycle (often approximated by the number of instructions completed per processor cycle), and design frequency (e.g. design cycle time measured in fanout-4 inverter delays). Combined with the capabilities of the technology (e.g. pico-seconds per fo4) and system constraints (e.g. sorting conditions, power supply variation, reference clock jitter, and thermal conditions) these determine the final operating frequency and performance of the end product. Today, architects and micro-architects, as well as logic and circuit designers, must take power efficiency into account, since virtually all systems, from mobile platforms to PCs and workstations to the largest supercomputers are now power limited. This implies that we must use power efficiency as one of our primary metrics for, and driver of, microprocessor designs.

A number of metrics for efficiency have been proposed, ranging from energy per operation to energydelay, to energy-delay2 . Each of these metrics balances processor performance to efficiency, and each of these metric can be appropriate [1]. For this paper, however, we examine performance per transistor as a metric. This metric approximates performance per Watt if one assumes a constant per-transistor power penalty. This is reasonable when a high-performance CMOS technology is used and a constant fraction of the power is lost to sub-threshold leakage and gate oxide tunneling currents, and when the intent is to optimize sustained performance when a significant fraction of the chip is being used.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله