دانلود رایگان ترجمه مقاله قدرت سلول های استاندارد دیجیتال CMOS (ساینس دایرکت – الزویر 2014)

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

2. بررسی مکانیسم‌های نشت در فن‌آوری‌های مقیاس‌پذیر
در فن‌آوری CMOS با مقیاس نانو، شش مکانیسم نشت برای کمک به کل تلفات توان استاتیک شناسایی شده است [15]، همان‌طور که در شکل 2 نشان داده شده است. درحال‌حاضر شش مکانیزم نشت به شرح زیر است (برای N-MOS نشان داده شده است):
معکوس جریان بایاس اتصال و تونل زنی باند به باند (I_1): تخلیه/ جریان بایاس معکوس منبع متصل به PN در هر دو حالت روشن و خاموش رخ می‌دهد. وقتی پایانه‌های ترانزیستور در ولتاژهای بالا قرار گیرند، دیودهای پارازیتی به‌شدت به حالت معکوس بایاس شده و در نتیجه منجر به ایجاد یک جریان اتصال بایاس معکوس مدل شده در BSIM4 [4] به شرح زیر می‌گردد: من که در آن μ_0 تحرک بایاس صفر است، C_ox خازن اکسید گیت است در واحد سطح، W عرض دستگاه،L_eff طول موثر ترانزیستور و V_therm ولتاژ حرارتی [21] است. تونل‌زنی باند به باند (BTBT) با توجه به تخلیه دیود رخ می‌دهد، BTBT عمیقا در ناحیه بین تخلیه اکسید گیت و محل اتصال تخلیه جای می‌گیرد. اگر برق موجود به‌اندازه کافی بزرگ باشد فاصله تونل‌زنی از انتقال ظرفیت نوار تخلیه / بستر دیود تجاوز می‌کند، بنابراین یک جریان از منطقه همپوشانی تخلیه گیت به بستر جریان می‌یابد. BTBT به‌دلیل کاهش عرض تخلیه اتصال در حال افزایش است، و به شرح زیر محاسبه می‌شود [22]:

تونل‌زنی از طریق و به گیت اکسید (I_3): تونل‌زنی الکتریکی از طریق و به گیت اکسید رخ می‌دهد هنگامی که برق بالا با ضخامت اکسید کم ترکیب می‌شود (در نمونه 45 نانومتر فن‌آوری، t_ox=1.4 nm)، بنابراین جریان قابل‌ملاحظه‌ای به/ از ترمینال گیت عبور می‌کند. در گره تکنولوژی 65 نانومتر و یا بالاتر، تاثیر آن نسبتا کوچک است، اما با طول کانال 45 نانومتر و پایین‌تر، اثر آن شدیدتر می‌شود و حتی ممکن است از جریان‌های زیرآستانه پیش بیافتد. در درجه اول مکانیسم می‎تواند به Fowler-Nordheim و تونل‌زنی مستقیم تقسیم شود [15،18].
تزریق حامل گرم از بستر به اکسید گیت (I_4): داغ تزریق حامل از بستر به گیت با توجه به میدان‌های الکتریکی بالا در منطقه همپوشانی گیت تخلیه جدا از جریان GIDL اتفاق می‌افتد. در میدان‌های الکتریکی بالا، الکترون‌ها به‌اندازه کافی پرانرژی هستند به‌عنوان مثال، برای غلبه بر ارتفاع مانع از اکسید و عبور از گیت به‌اندازه کافی گرم هستند. تزریق حامل داغ می‌تواند در هر دو حالت روشن و خاموش رخ دهد.

گیت ناشی از نشت تخلیه (GIDL) (I_5 ): مقیاس‌پذیری در ضخامت اکسید در میدانهای الکتریکی بالا در منطقه اکسید گیت حتی با ولتاژ کوچک به کار برده شده در نزدیکی محل اتصال تخلیه نتیجه می‌شود [20،16،24]. با میدان الکتریکی به‌اندازه کافی بالا، یک جفت الکترون-حفره می‌تواند در منطقه همپوشانی تخلیه گیت تولید شده و درحالی‌که اکثریت حامل در منطقه تخلیه شدت ترکیب می‌شود، اقلیت حامل در بستر تولید یک جریان GIDL قرار گیرند. GIDL در حالت خاموش رخ می‌دهد.
از طریق Punch (I_6): درحال‌حاضر این روش نزدیکی فیزیکی از منبع و خروجی در مقیاس‌پذیری CMOS است [19]. هنگامی‌که مناطق تخلیه / بستر (اتصال p-n) و منبع / بستر (اتصال p-n) به یکدیگر می‌رسند به‌عنوان نتیجه یک مسیر بین آنها برقرار می‌شود و در نتیجه Punch از طریق جریان جاری و در خارج از حالت رخ می‌دهد.
در مدارات دیجیتال زیر 65 نانومتر گره تکنولوژی، اتصال جریان معکوس بایاس (I_1)، جریان‌های زیرآستانه (I_2) و نشت گیت (I_3) منابع غالب نشت [11] و تمرکز برآورد/ تکنیک‌های کاهش هستند. این منابع نشتی برای برآورد جداگانه هر مورد رفتار متفاوتی دارند که بسیار مهم هستند. در تجزیه‌وتحلیل ما، جریان GIDL و جریان از طریق Punch به‌عنوان جریان‌های زیرآستانه درنظر گرفته می‌شوند. جریان گیت به دلیل تزریق حامل داغ بیش از نشت گیت کمک کرده است.
شکل. 3 جریان اجزای عمده نشت زیرآستانه، گیت و نشت بدنه در ترانزیستور NMOS بسته به حالت‌های ورودی (NMOS در NMOS off) را نشان می‌دهد:
هنگامی که NMOS خاموش است و پایانه‌های زهکشی و منبع در ولتاژهای متفاوت پشتیبانی می‌شوند:
نشت زیرآستانه، از تخلیه به ترمینال منبع.
گیت نشت، از تخلیه به ترمینال گیت.
نشت بدنه، از تخلیه به ترمینال بستر.
هنگامی که NMOS روشن است و پایانه‌های زهکشی و منبع در ولتاژ یکسانی قرار دارند:
نشت گیت، از گیت به پایانه تخلیه و منبع جریان می‌یابد.
نشت بدنه، از گیت به ترمینال جریان می‌یابد.

3. مدل محاسبه نشت
تمام خصوصیات براساس تحلیل انجام شده‌ی ما در سطح SPICE با استفاده از مدل کانال کوتاه IGFET (BSIM) [4] با 45 نانومتر، 32 نانومتر و 22 نانومتر فلز گیت CMOS بر اساس پارامترهای مدل فن‌آوری پیش‌بینی (PTM) [12] است. شبیه‌ساز SPICE استفاده شده در تحلیل ما NGSPICE است [6،14].
روش برآورد سطح منطق نشت [1] که در تحلیل ما مورد استفاده قرار گرفته است متکی بر اجرای دو بسته VHDL است:
• Single_MOS_leakage.vhd : این بسته شامل آرایه‎های داده‎ای از همه جریان‌های نشتی از چهار MOS تکی (NMOS-on،NMOS-off،PMOS-onوPMOS-off) به شکل ماتریس است.
• Single_cell_voltage_leakage.vhd : در این بسته، آرایه‌های داده‌ای شامل تمام ولتاژهای گره داخلی (مورد نیاز برای ارزیابی به درستی نشت) به شکل ماتریس در دسترس هستند.
هدف از خصوصیات تک MOS برای چاپ مقادیر در تخلیه، گیت، منبع و بستر پایانه برای هر تنوعی در عرض (W) از 1 تا 8 برابر حداقل مقادیر، هر تنوعی در ولتاژ از 0 ولت تا 1.2 ولت با 0.05 ولت گام، در دمای 30 درجه و 100 درجه است. بنابراین همه‌ی استخراج‌های جریان نشت، اشاره به مضرب حداقل عرض کانال دارند که در بسته Single_MOS_leakage.vhd به شکل ماتریس ذخیره شده است. بنابراین 24 ماتریس ایجاد شده است، هر ماتریس حاوی 48 سطر، 24 سطر اول برای 30 درجه و 24 ردیف بعدی برای 100 درجه حرارت است. همه نتایج ارائه شده در زیر به 30 درجه اشاره دارد.