دانلود رایگان ترجمه مقاله خصوصیات یک فلش ۲۴-GS/s 3 بیتی در CMOS (آی تریپل ای ۲۰۱۶)

 

 

این مقاله انگلیسی ISI در نشریه آی تریپل ای در ۱۰ صفحه در سال ۲۰۱۶ منتشر شده و ترجمه آن ۲۵ صفحه بوده و آماده دانلود رایگان می باشد.

 

دانلود رایگان مقاله انگلیسی (pdf) و ترجمه فارسی (pdf + word)
عنوان فارسی مقاله:

طراحی و توصیف مشخصات یک مبدل آنالوگ به دیجیتال فلش سه بیتی Gs/s-24 در CMOS دیجیتال توان پایین ۲۸ نانومتری

عنوان انگلیسی مقاله:

Design and Characterization of a 3-bit 24-GS/s Flash ADC in 28-nm Low-Power Digital CMOS

دانلود رایگان مقاله انگلیسی
دانلود رایگان ترجمه با فرمت pdf
دانلود رایگان ترجمه با فرمت ورد

 

مشخصات مقاله انگلیسی و ترجمه فارسی
فرمت مقاله انگلیسی pdf
سال انتشار ۲۰۱۶
تعداد صفحات مقاله انگلیسی ۱۰ صفحه با فرمت pdf
نوع مقاله ISI
نوع نگارش مقاله پژوهشی (Research article)
نوع ارائه مقاله ژورنال
رشته های مرتبط با این مقاله مهندسی برق
گرایش های مرتبط با این مقاله مهندسی الکترونیک – سیستم های الکترونیک دیجیتال – مدارهای مجتمع الکترونیک – افزاره های میکرو و نانو الکترونیک
چاپ شده در مجله (ژورنال)/کنفرانس معاملات در نظریه و تکنیک های مایکروویو
کلمات کلیدی مبدل آنالوگ به دیجیتال (ADC) – ADC فلش – بدون در هم گذرانی – پهنای باند تقویت کننده ردیابی و نگه داشتن (THA) – بافر THA
کلمات کلیدی انگلیسی Analog-to-digital converter (ADC) – flash ADC – non-time-interleaved – track-and-hold amplifier (THA) bandwidth – THA buffer
ارائه شده از دانشگاه گروه مهندسی برق و کامپیوتر، دانشگاه فنی درسدن
نمایه (index) Scopus – Master Journal List – JCR
شناسه شاپا یا ISSN ۱۵۵۷-۹۶۷۰
شناسه دیجیتال – doi https://doi.org/10.1109/TMTT.2016.2529599
لینک سایت مرجع https://ieeexplore.ieee.org/document/7416220
رفرنس دارای رفرنس در داخل متن و انتهای مقاله
نشریه آی تریپل ای – IEEE
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۲۵ صفحه با فونت ۱۴ B Nazanin
فرمت ترجمه مقاله pdf و ورد تایپ شده با قابلیت ویرایش
وضعیت ترجمه انجام شده و آماده دانلود رایگان
کیفیت ترجمه

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

کد محصول F2221

 

بخشی از ترجمه

دلیل اهمیت بافر در این است که فرکانس تولید شده توسط مرحله T/H در سطح نگهداشته شود.این کار توسط هارمونیک های مرتبه بالا انجام می شود.اگر رفتار فیلتر پایین گذر بافر در آن هارمونیک ها باشد سطوح به تناسب آن سازش میکند.این اثر در شکل ۴ نشان داده شده است،که نمایش داده شده،سیگنال خروجی مرحله T/H ایده آل توسط بافر فیلتر شده است،که به عنوان فیلتر پایین گذر مرتبه اول با اختلاف زاویه فرکانسی مدل شده اند. زاویه فرکانسی بین فرکانس نایکوئیست و چهار برابر فرکانس نایکوئیست متغیر است. بعلاوه پاسخ یک فیلتر ایده آل با پهنای باند نامحدود نشان داده شده است.سیگنال ورودی مرحله T/H ایده آل یک سیگنال فرکانسی سینوسی با دامنه است.در طی مسیر فاز، بافر ایده آل بطور کامل سیگنال خروجی مرحله T/H را دنبال می کند و شکل سینوسی سیگنال را حفظ می کند و دامنه است.در زمان t=0 سیگنال خروجی بافر ایده آل ازشکل موج سینوسی حالت گذاربه سطح مسطح تغییر می کند.وابسته یه پهنای باند ، سیگنال های دیگر به زمان طولانی تری برای دنبال کردن سیگنال ایده آل نیاز دارند.
همانطور که می توان در مثال داده شده دید،بطور واضح پهنای باند کافی نیست،زیرا سیگنال نتیجه در طی نگهداشتن فاز دیگر ثابت نیست وهدف مرحله T/H با شکست خورده است. سیگنال خروجی بافربرای خطوطی است که درآن مقدار سیگنال از سطح مسطح نگهداشته شده ایده آل به انتهای فاز نگهداشته شده می رسد.تمامی پهنای باندهای قابل قبول بافر با سیگنال هایی مطابق هستند که تقریبا موازی با سیگنال ایده آل در شروع نگهداری فاز(شکل ۴ در t=0) هستند به این معنا که آنها شیب یکسان دارند.تا زمانی که این تقریب حفظ شود،انحراف ولتاژ را میتوان به عنوان نتیجه اختلاف فاز بین سیگنال ایده آل و سیگنال خروجی بافر دانست،.۴پیاده سازی مدار
A. ملاحظات اساسی
ADCارائه شده در فرآیند CMOS دیجیتال با توان پایین ۲۸-nm طراحی شده است که ترانزیستور ولتاژشکست ۱٫۱V را ارائه می دهد.فرکانس انتقالی و حداکثر فرکانس نوسانی فرایند برای ولتاژ ۱٫۱V درین – سورس هر دو پیرامون ۲۵۰GHz هستند و برای نقطه عملیاتی ولتاژ۰٫۶V درین-سورس زیر ۲۰۰GHz است.به منظور دستیابی به بالاترین نرخ نمونه برداری ، منبع منطق همراه (SCL) در تمامی مدار به کار گرفته شده است.مدارSCL تفاضلی است و برای بالاترین فرکانس عملیاتی مناسب است[۱۸].علاوه بر این SCL در برابر نویز سوئیچ منبع توان که CMOS منطقی مقدار بالایی تولید می کند قوی است.به منظور افزایش ولتاژ بایاس درین-سورس ترانزیستور و بهبود سرعت دیوایس، تراشه با دو منبع ولتاژ با دامنه ای در ۱٫۴و۱٫۷۵ ولت کار می کند.طراحی دقیق SCL تضمین می کند که هیچ ترانزیستوری بیش از ولتاژ شکست تعیین شده اش نباشد.دامنه ۱٫۷۵ ولت فقط برای کلاک مرحله بافر که THA را راه اندازی می کند استفاده می شود بنابراین ولتاژگیت زیاد می تواند برای کنترل THA عرضه شود.

B. مرحله T/H
مرحله T/H مبدل آنالوگ به دیجیتال ارائه شده یک مدار SC تفاضلی با حذف تغذیه کلاک است [۲۰] (شکل ۶).خازن نگهداری لازم به نرخ نمونه برداری و وضوح ADC بستگی دارد. اندازه آن باعث اختلال در پهنای باند [۲۱]، [۲۲]،افتادگی، نویز حرارتی [۲۳]، و اتصال سیگنال میشود.گره هایی که به آنها متصل است نیز توسط خازن های پارازیتی در ورودی بافر و سیمکشی بارگذاری می شوند.

پیاده سازی مورد نیاز با خازن فلز-عایق-فلز (MIM) رویکرد محافظه کارانه ای است [۲۱],[۲۴],[۲۵].متناوبا میتوان خازن های پارازیتی را نیز در نظر گرفت بنابراین شامل خازن MIM و پارازیتی است که اندازه خازن MIM را کاهش می دهد[۲۶].باتوجه به نرخ نمونه برداری بالا و وضوح پایین ADC ارائه شده خازن های پارازیتی و روش استفاده شده کافی است[۲۷]، که برای اجزای خازن فیزیکی وجود ندارد،اما منحصرا به خازن های پارازیتی متکی است.مقاومت درین-سورس ، با اتصال بین ورودی مدار و بافر پس از آن تعریف می شود،بنابراین مقاومتR1 تولید می شود، که در مدل T/H در شکل ۲٫(b) تولید شده است.ولتاژ گیت-سورس مقاومت را کنترل می کند، به این معنی که برای مدار پیاده سازی شده مقاومت با ولتاژ ورودی تغییر میکند،

C. بافرT/H
همانطور که در بخش داشتیم، پهنای باند ۳۸GHz برای دستیابی به زمان نشست در خروجی بافر T/H لازم است. بعلاوه حاشیه طراحی بافر پیاده سازی شده برای پهنای باند بیش از حد است در نتیجه زمان نشست طبق (۱۱) برابر میشود. شکل ۷ شکل موج عمومی مدار T/H شبیه سازی شده ددر سطح ترانزیستورو بافر را در تغییرات بین فازهای T/H نشان می دهد.در فرکانس و نرخ نمونه برداری شبیه سازی شده و رفتار نزدیک به فرکانس نایکوئیست آن شرح داده شده است. زمان نشست شبیه سازی شده ۷٫۷Ps است که برای مقدار محاسبه شده ۸٫۴Ps بسیار مناسب است.

به منظور دستیابی به پهنای باند ، سلف با دونقطه اوج بکار گرفته شده است.مقاومت فیدیک ۸۰ اهمی به منظور افزایش خطی بودن استاتیکی مرحله بافر مورد نیازاست.یک خازن ۱۱۰Ff یک جفت قطب_صفر تولید می کند که به افزایش پهنای باند بافر کمک می کند.از آن جایی که زاویه فرکانس بالاتر از فرکانس نایکوئیست است،مزایای بافر از بهبود خطی در طی نگهداشتن فاز حتی اگر در بازخورد مقاومت در فرکانس های بالا اتصال یابد.

D. مقایسه کننده ها و جبران آفست
درتوپولوژی مبدل آنالوگ به دیجیتال فلش برای مجموعه ای از مقایسه کننده ها به منظور همزمان سازی مقایسه سیگنال های ورودی از منابع ولتاژ مختلف استفاده شده ، همانطور که بلوک دیاگرام ADC در شکل ۱ نشان داده شده است.انحراف ناشی از عدم تطابق دیوایس در مولد منبع ولتاژ ، همچنین در مدار مقایسه کننده بطور مستقیم ناخطینگی ایستای ناچیزی رادر مشخصه های انتقالیADC تولید میکند، که به ناخطینگی تجمعی(INL) و ناخطینگی تفاضلی (DNL) اشاره دارد.مبدل های آنالوگ به دیجیتال کلاسیک از تقسیم نردبانی ولتاژ مقاومت برای ایجاد منبع ولتاژ لازم استفاده میکند[۱۳] .از آنجایی که دست کشیدن از محاسبه فرآیند تصلدفی عدم انطباق امکان پذیرنیست،روش های متفاوتی برای کاهش ناخطینگی ایستا با در نظر گرفتن تنظیم پذیری جبران آفست نشان داده شده است.در حالیکه [۲۸] یک مدار درجه بندی به یک مقاومت نردبانی برای تولید ولتاژ لازم می افزاید،[۱۲]،[۱۷]،[۲۹] از یک ADC روی یک تراشه استفاده می کنند.هم چنین مقاومت های اضافی روی تراشه به منظور افزایش محدوده درجه بندی هستند.در حالیکه این روش ها به طور موثر می توانند ناخطینگی استاتیکی را از بین ببرند،هم چنین آنها نیاز بیشتر به شدت جریان برق و پیچیدگی سیستم را افزایش میدهند.ADC ارائه شده به شش منبع ولتاژمختلف برای هفت مقایسه کننده تفاضلی احتیاج دارد، که برای وضوح سه بیت مورد نیاز می باشند.توسط ترکیب تک انتهایی به مدار تبدیل داخل هر مقایسه گر،می توان تعداد ولتاژهای مختلف را به نصف یعنی ۷ رساند.این امکان ایجاد منبع ولتاژ خارج از تراشه را آشکار می کند،درحالیکه هنوز یک روش روان و موثربرای محاسبه تمامی مسائل غیر خطی که رخ میدهد را به سادگی بیان میکند.

پیاده سازی مدار تفاضلی مقایسه کننده در شکل ۸ به تصویرکشیده شده است.منبع ولتاژdc تک انتها خارج از تراشه ایجاد شده و توسط یم رابط سیمی به تراشه عرضه می شود.هرمقایسه گر SCL از یک منبع تفاضلی سیگنال،که از نسخه تک انتهایی حاصل می شود استفاده می کند.جفت تفاضلی متشکل از است که توسط مقاومت بازخورد یک کیلو اهم بازیابی می شود،که به منظور تنظیم ولتاژ خروجی تفاضلی در محدوده +_۵۰۰mv برای ولتاژ ورودی بین ۸۲۰mv و ۱٫۱۸v برای ولتاژ بایاس هدایت می شود. خازن های تثبیت منحصرا برای جداسازی منبع ولتاژتفاضلی از ولتاژ ورودی استفاده می شوند،در حالیکه ناحیه موثر قادر به ادغام خازن ها داخل نقشه سلول مقایسه گر است،مقدار۵۰۰Ff برای خازن کافی است.به منظور حفظ از ریز موج های روی منبع ولتاژیامنبع ولتاژتک انتهایی،یک شبکه جداگانه توزیع ولتاژdc بصورت جداگانه که خطوط صفراهم را به کار می گیرد استفاده شده است.این طراحی در بخش توضیح داده شده است.

E. لچ ها
پیاده سازی مدار لچ در شکل ۹ نشان داده شده است.درحالیکه ترانزیستور رفتار فاز لچ را کنترل می کند، مسئول بهبود فاز احیا کننده است،که توسط بازخورد متقابل همراه بین دو ترانیزستورمیرسد. به عنوان بافر و شیقت دهنده سطح برای سیگنال کلاک خدمت می کند.ولتاژبایاس میتواند برای تنظیم گین بافر استفاده شود.

F. مولدکلاک
تهیه بلوک های مدار آنالوگ با سیکنال های کلاک در سرعت بالا یک وظیفه چالش آفرین است[۱۶].ADC به دوسیگنال کلاک در نرخ نمونه برداری کامل متکی است،یکی برای لچ ها و یکی برای مدار T/H.ساختار هر دو مولد کلاک یکسان است.آنها متشکل از یک بالان فعال و دو مرحله گین هستند، تمامی طراحی ها در SCL با نقطه اوج قیاس شده برای پهنای باند استاندارد هستند.یک شبکه ولتاژ dc بر پایه خطوط صفر اهم به منظور جلوگیری از تداخل توسط منبع ولتاژ بین کلاک و شدت پردازش داده ها در هسته ADC استفاده شده است.

 

نوشته های مشابه

دیدگاهتان را بنویسید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

دکمه بازگشت به بالا