دانلود رایگان ترجمه مقاله استفاده از یک سطل پالس تیپ جلویی (آی تریپل ای ۲۰۱۳)

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

  اصل اساسی مورد استفاده در مراحل خط لوله تیپ دلو، تقویت انتقال شارژ (بار) است، که این بار از یک خازن بزرگ به یک خازن کوچک منتقل می شود تا بهره ولتاژ به دست آید. عمل یک مدار تیپ دلو تقویت شده با OpAmp معمولی در شکل ۱ الف دیده می شود. در حین  ، ورودی روی   نمونه برداری می شود، و در حین   بار توسط اعمال کردن یک زمین مجازی در نود   درون   مجددا توزیع می شود. با بهره OpAmp بزرگ ، بهره ولتاژ نتیجه دقیقاً به نسبت   تنظیم می شود. الزامی ترین جنبه این مدار این است که بار ورودی نمونه گیری شده، برای شارژ کردن خروجی دوباره استفاده می شود. این متفاوت از یک خط لوله خازن سوئیچ شده ی سنتی است، که هر مرحله یک بسته بار جدید از منبع گرفته و بار ورودی اش اساساً تلف می شود.

شکل ۱ ب ، پیاده سازی کم- OpAmp پیشنهادی را نشان می دهد. گیت ترانزیستور گذر توسط یک پالس ولتاژ هدایت می شود که از رفتار خروجی OpAmp در حین گذار اولیه تقلید می کند. مخصوصا، توجه کنید که OpAmp در شکل ۱ الف بدواً با یک پالس زمان خیزش محدود پاسخ می دهد تا انتقال بار را تسریع نماید (خط پر رنگ برچسب خورده با  ). یک افزایش سرعت مشابه در پیاده سازی ما توسط گیت بندی ترانزیستور با یک پالس تولید شده توسط یک مدار RC به دست می آید. تفاوت اصلی بین دو مدار این است که پیاده سازی کم-OpAmp دقیقا ته نشانی نمی کند. در پایان  ، نود   حاوی خطاهای خطی و غیر خطی وابسته به سیگنال است که می تواند با دما تغییر کند (مثلا به دلیل شیفت های Vt). در ADC پیشنهادی، این مساله توسط خطی سازی دیجیتال و کالیبراسیون پس زمینه پیوسته کاهش می یابد.

معماری ADC و طراحی مدار 

شکل ۲ بلوک دیاگرام طرح اثبات مفهوم ۱۳ مرحله ای ما را نشان می دهد. دو تای اول و بحرانی ترین مرحله از مدار شکل ب استفاده می کند و برای بهره ولتاژ ۳٫۱ طراحی شده است. برای کاهش سربار کالیبراسیون، سه مرحله بعدی با استفاده از توپولوژی مبتنی بر OpAmp شکل ۱ الف با بهره ۲ پیاده سازی می شوند. عقبه ۸ مرحله ای با استفاده از مراحل خازن سوئیچ شده مبتنی بر OpAmp 1.5 بیتی سنتی پیاده سازی می شود.

شکل ۳ شمای مدار نصفه مرحله ۱ را نشان می دهد. پیاده سازی واقعی شبه تفتضلی است و از دو کپی این مدار استفاده می کند. مرحله در چهار فاز زمان بندی می شود : قبل از شارژ (فاز کوتاه)، نمونه، مقایسه (فاز کوتاه) و توزیع دوباره شارژ. 

در فاز نمونه، ورودی بصورت موازی روی دو خازن با اندازه برابر نمونه گیری می شود. در حین فاز مقایسه، صفحات بالایی این خازن ها به ک ولتاژ مد مشترک  متصل می شوند و مقایسه گر ها برای کمی کردن درشت (تقریبی) ورودی فعال سازی می شوند. در فاز توزیع دوباره بعدی، صفحه بالایی یکی از خازن های نمونه برداری کننده به ولتاژ مرجع   متصل شده و دیگری به همتای آن در مدار نیمه بعدی متصل می شود. این بهره مد مشترک را به اندازه واحد کاهش داده و بنابراین به ما اجازه می دهد تا مراحل شبه تفاضلی را بدون تنزل مد مشترک قابل توجه از مرحله ای به مرحله دیگر اتصال متوالی کنیم.

برق پذیری های DAC در حین فاز نمونه به ولتاژ مرجع شارژ می شوند. در حین توزیع مجدد، سوئیچ های DAC مطابق با تصمیم های مقایسه گر تنظیم شده و   برای انتقال بار سریع به مرحله بعدی باردار می شود، طبق توضیح بالا. چون ورودی مرحله ۱ یک ولتاژ است، فاز پیش از باردار شدن استفاده نمی شود. در مراحل ۲-۵، که روی بار ورودی عمل می کند، فاز پیش-شارژ برای مقدار دهی اولیه ولتاژ نود ورودی پیش از دریافت بار از مرحله راندن آن خدمت می کند.

نتایج سنجش
یک IC نمونه در CMOS 65 نانومتری پیاده شد. مساحت قالب کل ۳٫۳۳ میلی متر مربع است و هسته ADC 0.26 میلی متربع اشغال می کند (شکل ۴). طبق شکل ۲ ، کالیبراسیون خارج-از-تراشه روی داده خروجی سرعت-پر انجام می شود. برای نتایج واقعی، موتور کالیبراسیون یک بار با استفاده از ورودی های فرکانس پایین اجرا می شود و هر چه فرکانس ورودی عوض شود ضرایب ثابت می مانند. شکل ۵ نتایج سنجش شده را نشان می دهد، که یک SNDR 65 دسی بل را در فرکانس های ورودی پایین ( MHZ ) و ۵۷٫۶ نزدیک نایکوییست نشان می دهد. تنزل فرکانس بالا بخشی به دلیل پرش کلاک است، که حدود ۱٫۲ در تنظیم ما تخمین زده شد. شکل ۶ DNL و INL سنجیده شده را نشان می دهد، که درون ۱ و ۱٫۲۵ LSB، در سطح ۱۲ بیتی هستند.
با P=11.5m W (بجز مرجع، I/O ئ موتور کالیبراسیون بیرونی)، SNDR-Schrier به دست آمده برای پایین ، ۱۶۴٫۵ دسی بل و ۱۵۷ دسی بل نزدیک نایکوییست است. پس طراحی موجب کارایی توان لبه در سرعت مشخص شده می شود در حالیکه رزولوشن یا تفکیک بالاتر نسبت به توپولوژی های کم-OpAmp پر سرعت رقیب فراهم می کند، مانند [۵].