مبتدی (مناسب برای درک مفهوم کلی مطلب) 

 ACL,i، Aideal,CL,i و iε به ترتیب بهره حقیقی حلقه بسته، بهره ایده آل حلقه بسته و خطای تخمین‌زده شده بهره iامین MDAC است، هنگامی‌که Ri نسبت بین خطای بهره حلقه بسته iامین و دومین MDAC است. به‌جای تخمین سه خطای بهره‌ی MDACها در روش کالیبراسیون خطای بهره مرسوم ]۹[، تنها باید ε۲ از طریق منطق کالیبراسیون خطای بهره تخمین زده شود. خطاهای بهره ε۱ و ε۲ توسط حاصل‌ضرب خطای بهره مطلق ε۲ و نسبت‌های R1 , R3 تخمین زده می‌شوند، که از شبیه‌سازی post-layout حاصل می‌شود. با توجه به اشتراک‌گذاری تقویت‌کننده عملیاتی، نسبت Ri به تغییرات غیریکنواخت هر دو بهره حلقه باز و خازن پارازیتی ورودی تقویت‌کننده عملیاتی حساس نیست. علاوه بر این، اثر عدم تطابق خازن‌های MDAC در Ri است تا زمانی که از نقشه اشکوب مانند طرح مركزيابي مشترک استفاده‌شده است، به‌شدت کاهش می‌یابد.
ازآنجاکه یک خطا بهره مطلق از طریق منطق کالیبراسیون خطای بهره تخمین زده می‌شود، تنها یک سیگنال عدد شبه تصادفی به تنها یک مرحله تزریق می‌شود، که نفوذ کمتری در مدارات آنالوگ اعمال می‌کند، و همچنین سبب کاهش توان سربار و زمان همگرایی کالیبراسیون دیجیتال می‌شود. مرحله میانی برای تزریق به‌عنوان ملزومات خطی سازی تقویت‌کننده عملیاتی و رهایی از کاهش سیگنال ورودی و جلوگیری از تخریب تخمین خطا توسط نویز مراحل پایانی انتخاب شده است.
در این طرح، سیگنال لرزش ۱ بیتی از طریق روش DPCSN ]۶[ در حوزه دیجیتال به مرحله دوم تزریق می‌شوند، که اختلال را از تزریق لرزش به بهره‌برداری آنالوگ سیستم لغو می‌کند. ازآنجاکه کاهش SNDR کوچک باقی‌مانده القایی نمی‌تواند به‌صورت دیجیتالی کالیبره شود، حداقل ۳۰ دسی‌بل بهره حلقه باز برای رسیدن به ENOB ۱۱٫۸ در تجزیه‌وتحلیل نرم‌افزار متلب بر اساس الگوریتم کالیبراسیون خطای بهره ]۵[ موردنیاز است. ε۲/(۱- ε۲) در معادله ۳ به سری تیلور مرتبه سوم گسترش‌یافته است تا این ENOB ۱۱٫۸ را حفظ کنند. با توجه به بهره کم به اشتراک‌گذاری تقویت‌کننده عملیاتی، بار وابسته سیگنال در خازن پارازیتی بزرگ ورودی تقویت‌کننده عملیاتی انباشته‌شده است. بنابراین، یک مرحله تنظیم مجدد برای اشغال یک اسلات کوتاه فاز تقویت اعمال شده است، هنگامی‌که ورودی تقویت‌کننده عملیاتی برای VCM برای لغو این اثر حافظه، کوتاه است.
با اجرای دو روش ارائه‌شده، توزیع بیت استفاده‌شده در این طراحی در شکل ۳ نشان داده‌شده است. همان‌طور که زمان تعیین میزان SAR ADC توسط فن‌آوری برگزیده تعیین شد، حداکثر سرعت کل سیستم توسط تعدادی کمی از هر زیر مرحله تعیین‌شده است. بنابراین، تعداد بیت کمتر از هر زیر مرحله SAR به‌منظور افزایش سرعت کلی ترجیح داده‌شده است. برای وضوح مؤثر ۱۲ بیتی با هم‌پوشانی بین طبقه‌ای، حداقل تعداد بیت از ۴ برای سه مرحله اول در معماری پیشنهادی انتخاب‌شده است، که تقویت ولتاژ مرجع را توسط ۲ در اولین مرحله ارائه می‌دهد. برای تصحیح خطا، حداقل یک بیت هم‌پوشانی بین دو مرحله موردنیاز است. ازآنجاکه سیگنال‌های لرزش همان‌طور که قبلاً ذکر شد به مرحله ۲ تزریق شده است، باید ۲ بیت هم‌پوشانی هم بین مراحل دوم و سوم وجود داشته باشد، که سبب تقویت ۴ برابری ولتاژ مرجع برای مراحل دوم و سوم می‌شود. ازآنجاکه بیش از ۴ بیت در آخرین مرحله، سرعت سیستم را به دلیل عدم تقویت فازش تخریب نمی‌کند، دو بیت همپوشانی بین مراحل سوم و جهارم استفاده شده است. بنابراین، ۵ بیت در آخرین مرحله استفاده شده است و ولتاژ مرجع آخرین مرحله ۴ برابر تقویت شده است.

۳٫ پیاده‌سازی مدارها
۳٫۱ آرایه‌های MDAC
آرایه‌های خازن‌های مورداستفاده در هر MDAC از این طرح با معماری flip-around به کار گرفته‌شده‌اند [۲]. هر آرایه DAC خازنی شامل دو مجموعه از خازن‌ها است: زیرمجموعه DACC برای تبدیل SAR سوئیچینگ VCM استفاده می‌شود درحالی‌که زیرمجموعه DACA برای تقویت ولتاژ مرجع است و بخشی از آن نیز به‌عنوان خازن فیدبک کار می‌کند [۲]. با توجه به توزیع بیت و بهره‌های حلقه بسته MDACها، ولتاژ مرجع مرحله ۱ به‌اندازه ۲ برابر و سه مرحله آخر به‌اندازه ۴ برابر تقویت می‌شود، که در کل خازن‌های زیرمجموعه DACA به ترتیب C16، ۴۸C، ۴۸C و C48 تقویت‌شده‌اند. علاوه بر این، بخشی از زیرمجموعه DACA به خروجی تقویت‌کننده عملیاتی خورده تا بهره‌ حلقه بسته ۴ را تشخیص بدهد. در طول کوانتیزاسیون SAR، روش میانگیر مرجع برای سوئیچینگ DAC استفاده شده است، که از نردبان مرجع خلاص می‌شود.
از تجزیه‌وتحلیل نویز KT/C، خازن‌های نمونه‌برداری ورودی ۱٫۶ PF از هر طرف برایSNR ۱۱٫۷ بیتی تحت نویز کوانتیزاسیون ۱۲ بیتی انتخاب شده است، که در آن مقدار واحد خازن برای تطبیق انطباق موردنیاز fF ۵۰ است. به‌منظور ساده‌سازی طراحی آرایه‌های خازنی، تولید بیشتر برای عدم تطابق خازن و القاء کمتر نویز KT/C از نمونه‌برداری مراحل پایانی، کل خازن‌ها از سه مرحله پایانی به‌گونه‌ای طراحی‌شده‌اند که یکسان باشند، که واحد خازن fF ۱۰ در MDACهای خود را ارائه کنند.

۳٫۲ تقویت‌کننده عملیاتی با بهره کم آیینه جریان سرعت بالا
همان‌طور که در بخش قبلی توضیح داده شد، بهره حلقه باز تقویت‌کننده عملیاتی باید حداقل ۳۰ دسی‌بل شود، و درنتیجه ۳۳ دسی‌بل بهره حلقه باز تقویت‌کننده عملیاتی برای نیاز در اینجا طراحی شده است. برای ارائه فضای بیشتر برای خطی سازی بیشتر، یک تقویت‌کننده عملیاتی با خروجی خط به خط ترجیح داده شده است. با هدف دستیابی به سرعت بالاتر، GBW بالاتر نیز موردنیاز است. بنابراین، همان‌طور که در شکل ۴ نشان داده شده است، به‌منظور تحقق بخشیدن به بهره نسبتاً بالاتر، سرعت نشست سریع‌تر و خروجی خط به خط، یک تقویت‌کننده عملیاتی جریان آینه در این طراحی به کار گرفته‌شده است.

بهره حلقه باز توسط نسبت ابعاد M3/M4 و M5/M6 افزایش یافته است. به‌منظور افزایش GBW تقویت‌کننده عملیاتی، نسبت بین M5/M6 و M7/M8 به نحوی طراحی‌شده‌اند تا بزرگ‌تر از یک باشند. ازآنجاکه قطب غیر غالب در گیت M5/M6 به دلیل افزایش بهره به قطب غالب نزدیک‌تر است، حاشیه فاز می‌تواند نزدیک ۷۳ درجه بهینه، برای رسیدن به نشست سریع‌تر و همچنین تحمل تغییرات زاویه‌ای تحت‌فشار قرار بگیرد. با بارگذاری خازنی pF۱٫۵، یک تقویت‌کننده عملیاتی با بهره حلقه باز ۳۳ دسی‌بل، GBW 2.5GHz و حاشیه فاز ۷۸ درجه در پهنای باند موردمطالعه، در تجزیه‌وتحلیل post-layout AC به‌دست‌آمده است.

۳٫۳ تخمین نسبت بهره
ازآنجاکه GBW تقویت‌کننده عملیاتی برای برآوردن نیاز سرعت مرحله اول طراحی شده است، بهره حلقه بسته از هر MDAC به‌صورت معادله زیر است:

که در آن C1 و C2 به ترتیب خازن فیدبک و غیر flip-over از MDAC هستند و همان‌طور که در شکل ۵ نشان داده‌شده است، CP خازن پارازیتی کل در ورودی تقویت‌کننده عملیاتی است و AOL بهره حلقه باز تقویت‌کننده عملیاتی است. از معادلات (۱)، (۲)، (۳) و (۴)، R1 و R3 به‌دست‌آمده است. ازآنجاکه ACL از MDAC دوم و سوم یکسان است، R3 برابر ۱ است. با نگاه جامع در این طرح، CP از دو MDAC اول و بهره حلقه باز از تقویت‌کننده عملیاتی به ترتیب fF439، ۴۱۳fF و ۳۳ دسی‌بل است، که نسبت R1 ۰٫۸۱۸را ارائه می‌کند. از معادله (۴)، اگر AOL از ۳۳ دسی‌بل به ۳۰ دسی‌بل تغییر کند، R1 تنها ۱٪ تغییر می‌کند؛ اگر مجموع C1 و C2 و CP ۲۰٪ تغییر کند، R1 تنها ۲٪ تغییر خواهد کرد. بنابراین، تغییرات خازن و بهره حلقه باز، نسبت R1 را در کل بیش از ۵٪ تحت تأثیر قرار نمی‌دهد. علاوه بر این، در شبیه‌سازی post-layout، نسبت R1 تنها از ۰٫۸۱۵۵ گوشه FF به ۰٫۸۲۰۵ گوشه SS تغییر می‌کند.

۴٫ نتایج اندازه‌گیری
مدار آنالوگ ADC نمونه در یک فرآیندCMOS ۶۵-نانومتری اجرا و عکس قالب در شکل ۶ نشان داده‌شده است. این تراشه یک مساحت فعال mm2 0.12 را اشغال می‌کند و ۱۱٫۵ میلی وات را در MS/s ۱۱۰ از منبع تغذیه ۱٫۲ ولتی در نظر می‌گیرد. بدون کاهش سیگنال ورودی، محدوده ورودی تفاضلی آن در مقیاس کامل ۱٫۲ VPP است. توان تخمین زده‌شده کالیبراسیون دیجیتال خارج از تراشه تحت منبع تغذیه ۱ ولت و فرکانس ۱۱۰ مگاهرتز، با مساحت تخمین زده‌شده mm0.12، برابر ۱٫۸ میلی وات است، و توان کل ۱۳٫۳ میلی وات است.
برای همگرایی خطای بهره به عملکرد حالت ماندگار ۴۰ هزار نمونه طول می‌کشد، به‌عنوان‌مثال ۰٫۳۷ میلی‌ثانیه در ۱۱۰ مگاهرتز نرخ نمونه‌برداری، و سرعت همگرایی در مقایسه با الگوریتم‌های مبتنی بر همبستگی نسبتاً سریع‌تر است [۵]. همان‌طور که در شکل ۷ نشان داده‌شده است، با تغییر نسبت R1 از ۰٫۷۸۵ به ۰٫۸۸، هنوز هم بیش از ۶۱٫۵ دسی‌بل SNDR می‌تواند به دست بیاید. DNL و INL اندازه‌گیری شده با و بدون کالیبراسیون در شکل ۸ نشان داده‌شده است. ADC کالیبره نشده، بسیاری از کدهای گم‌شده و نقطه اوج INL را ۱۶٫۴ LSB نشان می‌دهد. با کالیبراسیون، نقطه اوج DNL و INL به ترتیب مقدار ۰٫۴۲۱ LSB و LSB 1.63 است.