دانلود رایگان ترجمه مقاله توان کم مصرف در CMOS 0.18 μm (آی تریپل ای ۲۰۱۴)

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

منبع تغذیه مقایسه کننده از مرجع خود- بایاس کننده با ترانزیستورهای کانال کوتاه استفاده می کند[۱۰].
مقایسه کننده طراحی شده در سیگنال ۲۰ MHz به طور متوسط ۳۰۰ μA مصرف می کند، بهره ولتاژ آن در فرکانس بهره واحد ۲۳۰ MHz برابر ۶۵ dB و حداکثر زمان سوئیچینگ ۳٫۷۵ ns است.

C. منطق SAR
شکل ۳، مدار ثبات تقریب متوالی را بر اساس ثبات شیفت سری نشان می دهد. این مدار به عنوان یک نقاب [mask] برای مقایسه و ذخیره سازی تخلیه فعلی برای ثبات بازگشتی عمل می کند، که نتیجه فعلی تبدیل را ذخیره می کند. D-فلیپ فلاپ های جلویی همزمان شده با بازنشانی [reset] و تنظیم [setting] ناهمزمان عناصر اصلی این بلوک [۱۱] هستند.

سیگنال مثبت بازنشانی RST ثبات سری با ضبط ۱ در اولین راه اندازی [trigger] پاک شده و با ذخیره نتیجه تبدیل های قبلی از clocking [همزمان سازی دو دستگاه] جلوگیری می کند. بعد و پس از بازنشانی منطق ۰ ساعت یک ثبات تجمعی را بازنشانی می کند و نقاب MSB آن را به واحد منطقی تغییر می دهد. EOC (پایان تبدیل) به منطق ۰ می رود، که تنها پس از مقایسه حداقل بیت قابل توجه [least significant bit] معکوس می شود.

D. DAC
DAC نشان داده شده در شکل ۴، به وسیله آرایه ای از خازن های وزن دهی شده به صورت دودویی با خازن مرجــــــــع Cunit = 10fF ساخته شده است، چون که این راه حل بهترین تبدیل خطی و بهترین تعداد عناصر کلیدی برای سوئیچینگ خازن ها به زمین یا منبع تغذیه را فراهم می کند.

مهم ترین وظیفه، طراحی توپولوژی تخصصی آرایه خازنی به منظور اطمینان از حداکثر دقت تطبیق عناصر آرایه، و در نتیجه حداقل انحراف از مقادیر نامی نسبی عناصر آرایه است.
یکی از مشکلات هنگام تولید نقاب، داشتن بایاس مؤثر بر نسبت ابعاد (مقدار نامی) خازن هاست. این امر غیر خطی بودن دیفرانسیل (DNL) و انتگرال (INL) را افزایش می دهد. به خصوص وقتی که تعداد بیت ها زیاد باشد، مقدار این بایاس بزرگ تر می شود. راه حل این مشکل تفکيک [partition] هر خازن متصل به عناصر مشابه موازی است. به عنوان مثال، مقدار نامی خازنی که مضربی از Cunit است. پارامترهای مؤثر بر ساخت این خازن ها، نسبت های قبلی خود را حفظ می کنند.
از آن جا که خازن ها از طریق مقاومت سوئیچ ها شارژ می شوند، برای حفظ دقت DAC باید اندازه آن ها در نظر گرفته شود:

با کاهش Cunit، عملکرد DAC (1) بهبود و دقت کاهش می یابد. نویز حرارتی (۲) افزایش یافته و اثر عناصر پارازیتی بر روی نسبت اندازه خازن ها افزایش می یابد.
به منظور کاهش نفوذ پارازیت ها، عناصر سیم بندی کل آرایه توسط یک ناحیه فلزی زمین شده (بلوک واقع در بالای حفاظ فلزی) تحت پوشش قرار داده می شود، و تنها سوراخ ها برای اتصال به صفحه پایینی خازن باقی می ماند. این کار به ظرفیت خازنی پارازیتی زمین شده صفحات بالا و پایین اضافه می کند، اثر عناصر پارازیتی سیم بندی را کاهش و مصرف را در مرحله شارژ DAC افزایش می دهد.

۳٫ نتایج شبیه سازی و آرایش
تراشه پیشنهادی برای ساخت در فرآیند۱۸۰ nm single poly 6 metal MMRF CMOS به وسیله شرکت UMC (تایوان) طراحی شده است. شکل ۵، آرایش ADC را نشان می دهد. این ADC به همراه آرایه خازنی ناحیه ای در حدود ۰٫۱۰۵ mm2 از سطح تراشه را اشغال می کند. پارامترهای دیگر ADC در جدول ۱ ارائه شده است.
INL و DNL برای ADC SAR طراحی شده در شکل ۶ نشان داده شده است. دقت DAC به دقت اچینگ [etching] فلزی و نویز آرایه خازنی وابسته است. مقادیر پیک INL بین ۰٫۱ – ۰٫۶۵ LSB و مقادیر پیک DNL بین -۰٫۵۵ – ۰٫۶۸ LSB قرار دارند. سوئیچ های مقاومت کم، سرعت را بالا برده و مصرف توان و غیرخطی بودن ADC را افزایش می دهند.