دانلود رایگان ترجمه مقاله توان کم مصرف در CMOS 0.18 μm (آی تریپل ای ۲۰۱۴)

 

 

این مقاله انگلیسی ISI در نشریه آی تریپل ای در ۴  صفحه در سال ۲۰۱۴ منتشر شده و ترجمه آن ۱۰ صفحه بوده و آماده دانلود رایگان می باشد.

 

دانلود رایگان مقاله انگلیسی (pdf) و ترجمه فارسی (pdf + word)
عنوان فارسی مقاله:

یک SAR ADC، ۲۰MS/s، ۸ بیتی، منطقه کارآمد و توان پایین در CMOS 0.18 μm

عنوان انگلیسی مقاله:

Area-efficient Low-Power 8-Bit 20-MS/s SAR ADC in 0.18μm CMOS

دانلود رایگان مقاله انگلیسی
دانلود رایگان ترجمه با فرمت pdf
دانلود رایگان ترجمه با فرمت ورد

 

مشخصات مقاله انگلیسی و ترجمه فارسی
فرمت مقاله انگلیسی pdf
سال انتشار ۲۰۱۴
تعداد صفحات مقاله انگلیسی ۴ صفحه با فرمت pdf
نوع مقاله ISI
نوع نگارش مقاله پژوهشی (Research article)
نوع ارائه مقاله کنفرانس
رشته های مرتبط با این مقاله مهندسی برق
گرایش های مرتبط با این مقاله مهندسی الکترونیک – مدارهای مجتمع الکترونیک – سیستم های الکترونیک دیجیتال – افزاره های میکرو و نانو الکترونیک
چاپ شده در مجله (ژورنال)/کنفرانس کنفرانس بین المللی میکروالکترونیک
کلمات کلیدی خازن ها – دقت – آرایه ها – مدارهای مجتمع CMOS – تقاضای برق – روش های تقریب – رجیسترها
کلمات کلیدی انگلیسی Capacitors – Accuracy – Arrays – CMOS integrated circuits – Power demand – Approximation methods – Registers
ارائه شده از دانشگاه گروه الکترونیک، دانشگاه ملی تحقیقات هسته ای MEPhI
شناسه دیجیتال – doi https://doi.org/10.1109/MIEL.2014.6842188
لینک سایت مرجع https://ieeexplore.ieee.org/document/6842188
رفرنس دارای رفرنس در داخل متن و انتهای مقاله
نشریه آی تریپل ای – IEEE
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۱۰ صفحه با فونت ۱۴ B Nazanin
فرمت ترجمه مقاله pdf و ورد تایپ شده با قابلیت ویرایش
وضعیت ترجمه انجام شده و آماده دانلود رایگان
کیفیت ترجمه

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

کد محصول F2194

 

بخشی از ترجمه

منبع تغذیه مقایسه کننده از مرجع خود- بایاس کننده با ترانزیستورهای کانال کوتاه استفاده می کند[۱۰].
مقایسه کننده طراحی شده در سیگنال ۲۰ MHz به طور متوسط ۳۰۰ μA مصرف می کند، بهره ولتاژ آن در فرکانس بهره واحد ۲۳۰ MHz برابر ۶۵ dB و حداکثر زمان سوئیچینگ ۳٫۷۵ ns است.

C. منطق SAR
شکل ۳، مدار ثبات تقریب متوالی را بر اساس ثبات شیفت سری نشان می دهد. این مدار به عنوان یک نقاب [mask] برای مقایسه و ذخیره سازی تخلیه فعلی برای ثبات بازگشتی عمل می کند، که نتیجه فعلی تبدیل را ذخیره می کند. D-فلیپ فلاپ های جلویی همزمان شده با بازنشانی [reset] و تنظیم [setting] ناهمزمان عناصر اصلی این بلوک [۱۱] هستند.

سیگنال مثبت بازنشانی RST ثبات سری با ضبط ۱ در اولین راه اندازی [trigger] پاک شده و با ذخیره نتیجه تبدیل های قبلی از clocking [همزمان سازی دو دستگاه] جلوگیری می کند. بعد و پس از بازنشانی منطق ۰ ساعت یک ثبات تجمعی را بازنشانی می کند و نقاب MSB آن را به واحد منطقی تغییر می دهد. EOC (پایان تبدیل) به منطق ۰ می رود، که تنها پس از مقایسه حداقل بیت قابل توجه [least significant bit] معکوس می شود.

D. DAC
DAC نشان داده شده در شکل ۴، به وسیله آرایه ای از خازن های وزن دهی شده به صورت دودویی با خازن مرجــــــــع Cunit = 10fF ساخته شده است، چون که این راه حل بهترین تبدیل خطی و بهترین تعداد عناصر کلیدی برای سوئیچینگ خازن ها به زمین یا منبع تغذیه را فراهم می کند.

مهم ترین وظیفه، طراحی توپولوژی تخصصی آرایه خازنی به منظور اطمینان از حداکثر دقت تطبیق عناصر آرایه، و در نتیجه حداقل انحراف از مقادیر نامی نسبی عناصر آرایه است.
یکی از مشکلات هنگام تولید نقاب، داشتن بایاس مؤثر بر نسبت ابعاد (مقدار نامی) خازن هاست. این امر غیر خطی بودن دیفرانسیل (DNL) و انتگرال (INL) را افزایش می دهد. به خصوص وقتی که تعداد بیت ها زیاد باشد، مقدار این بایاس بزرگ تر می شود. راه حل این مشکل تفکيک [partition] هر خازن متصل به عناصر مشابه موازی است. به عنوان مثال، مقدار نامی خازنی که مضربی از Cunit است. پارامترهای مؤثر بر ساخت این خازن ها، نسبت های قبلی خود را حفظ می کنند.
از آن جا که خازن ها از طریق مقاومت سوئیچ ها شارژ می شوند، برای حفظ دقت DAC باید اندازه آن ها در نظر گرفته شود:

با کاهش Cunit، عملکرد DAC (1) بهبود و دقت کاهش می یابد. نویز حرارتی (۲) افزایش یافته و اثر عناصر پارازیتی بر روی نسبت اندازه خازن ها افزایش می یابد.
به منظور کاهش نفوذ پارازیت ها، عناصر سیم بندی کل آرایه توسط یک ناحیه فلزی زمین شده (بلوک واقع در بالای حفاظ فلزی) تحت پوشش قرار داده می شود، و تنها سوراخ ها برای اتصال به صفحه پایینی خازن باقی می ماند. این کار به ظرفیت خازنی پارازیتی زمین شده صفحات بالا و پایین اضافه می کند، اثر عناصر پارازیتی سیم بندی را کاهش و مصرف را در مرحله شارژ DAC افزایش می دهد.

۳٫ نتایج شبیه سازی و آرایش
تراشه پیشنهادی برای ساخت در فرآیند۱۸۰ nm single poly 6 metal MMRF CMOS به وسیله شرکت UMC (تایوان) طراحی شده است. شکل ۵، آرایش ADC را نشان می دهد. این ADC به همراه آرایه خازنی ناحیه ای در حدود ۰٫۱۰۵ mm2 از سطح تراشه را اشغال می کند. پارامترهای دیگر ADC در جدول ۱ ارائه شده است.
INL و DNL برای ADC SAR طراحی شده در شکل ۶ نشان داده شده است. دقت DAC به دقت اچینگ [etching] فلزی و نویز آرایه خازنی وابسته است. مقادیر پیک INL بین ۰٫۱ – ۰٫۶۵ LSB و مقادیر پیک DNL بین -۰٫۵۵ – ۰٫۶۸ LSB قرار دارند. سوئیچ های مقاومت کم، سرعت را بالا برده و مصرف توان و غیرخطی بودن ADC را افزایش می دهند.

 

نوشته های مشابه

دیدگاهتان را بنویسید

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *

دکمه بازگشت به بالا