دانلود رایگان ترجمه مقاله مدارات مرجع برای LSI های CMOS نانووات (آی تریپل ای ۲۰۱۳)

مبتدی (مناسب برای درک مفهوم کلی مطلب) (ترجمه به صورت خلاصه انجام شده است)

توجه کنید که اگر VBGR پس از تولید بر M تقسیم شود، ولتاژ منبع مورد نیاز برای مدار بیش از ۱٫۲ولت است. این به این دلیل است که مدار باید ولتاژ VBGR را تولید کند. اگرچه، به دلیل اینکه مدار پیشنهادی sub-BGR ولتاژ بیس-امیتر را تقسیم کرده و ولتاژ مرجع خروجی VREF/M کمتر از ۱٫۲ولت است، مدار sub-BGR می‌تواند در ولتاژ منبع کمتر از ۱ولت کار کند.۳٫ نتایج تجربی
A. پیاده‌سازی مدار
یک چیپ ساخته‌شده در تکنولوژی ۰٫۱۸میکرومتر ۱پلی ۶متال CMOS با N-well عمیق درنظرگرفته شده‌است. شکل ۵ و ۶ شماتیکی برای مدار BGR و sub-BGR را پیشنهادی نشان می‌دهد. یک ساختار کسکود در مدار استفاده شده تا وابستگی با ولتاژ منبع را کاهش دهد. همه ابعاد ترانزیستورها در شکل ۵ و ۶ آورده شده‌اند. ابعاد ترانزیستورها بر اساس نتایج شبیه‌سازی‌های منت-کارلو با فرض تغییرات die-to-die (D2D) (یک die به die دیگر) و within-die (WID) (داخل یک die) در پارامترهای ترانزیستورها به دست می‌آید.
۵زوج دیفرانسیلی در BGR در طراحی استفاده شده‌اند. ولتاژ خروجی مرجع VREF1 در مدار می‌تواند به صورت زیر بیان شود:
ولتاژ با ضریب دمایی صفر می‌تواند با طراحی نسبت ابعاد زوج‌های دیفرانسیلی و آینه‌های جریان حاصل شود لذا دومین عبارت در رابطه (۱۱) صفر می‌شود.
از یک مدار سورس-فالور به عنوان مدار مقسم ولتاژ در sub-BGR استفاده شده است. مدار مقسم ولتاژ، ولتاژ بیس-امیتر را به نصف تقسیم می‌کند. هر ترمینال بدنه از NMOSFETها در مدار سورس-فالور به ترمینال سورس متصل است تا از اثر بدنه جلوگیری شود. از جریان نشتی بین گیت و بدنه چشم‌پوشی می‌شود زیرا این جریان‌های نشتی کوچکتر از جریان subthreshold تکنولوژی که استفاده شده است، می‌باشد.

B. نتایج
شکل ۸a جریان عملکرد در مدار جریان مرجع را به عنوان تابعی از VDD نشان می‌دهد. مدار در ولتاژ منبع بیش از ۰٫۷ولت عمل کرده و جریان تقریبا ۶نانوآمپر است. تنظیم خط جریان ۶٫۴۷درصد بر ولتاژ بود. شکل ۸b ولتاژ VREF1 و VREF2 اندازه‌گیری شده به عنوان تابعی از VDD را نشان می‌دهد. مدار BGR مقدار ۱٫۰۸ولت را برای VREF1 در ولتاژ منبع بیش از ۱٫۲ولت تولید می‌کند. مدار sub-BGR می‌تواند در ولتاژ منبع کمتر از ۱ولت (۰٫۷ولت) کار کند و VREF2 0.549ولت است.
شکل ۹ ولتاژ VREF1 و VREF2 اندازه گیری‌شده به عنوان تابعی از دما از -۴۰ تا ۱۲۰ درجه در سه ولتاژ منبع متفاوت نشان می‌دهد. ضریب‌های دمایی (TCs) ویژگی‌های مشابهی در ولتاژهای متفاوت منبع دارند.
شکل ۱۰ جریان I عملکرد اندازه‌گیری شده را به عنوان تابعی از دما از -۴۰درجه تا ۱۲۰درجه در ۹نمونه را نشان می‌دهد. مدار مرجع جریان، جریان نانوآمپری در رنج وسیعی از دما را تولید می‌کند. جریان با وابستگی‌های دمایی متفاوتی در دماهای بالاتر افزایش می‌یابد. فرض می‌شود که دلیل آن جریان نشتی است. اگرچه، این تاثیر چندانی بر عملکرد مدار ما ندارد زیرا افزایش جریان کوچک است. شکل ۱۱ ولتاژهای VREF1 و VREF2 اندازه‌گیری شده را به عنوان تابعی از دما از -۴۰درجه تا ۱۲۰درجه نشان می‌دهد. توان اتلافی متوسط مدارات BGRو sub-BGR در ۹نمونه در دمای اتاق ۱۰۰ و ۵۲٫۵ نانووات است. TCهای متوسط مدارات BGR و sub-BGR به ترتیب ۱۴۷ و ۱۱۴ ppm/C است. ولتاژهای خروجی وابستگی غیرخطی نسبت به دما را همانطور که در بخش قبلی اشاره شد، نشان می‌دهد. می‌توان وابستگی دمایی با استفاده از تکنیک جبرانسازی خمیدگی کاهش داد.
شکل ۱۲ اتلاف VREF1 و VREF2 در ۹نمونه در ۲۰درجه سانتیگراد با ۱٫۵ولت ولتاژ منبع نشان می‌دهد. ولتاژهای خروجی تنظیم نشده‌اند. ضرایب تغییرات ( که µ و σ مقادیر میانگین و استاندارد انحراف هستند) برای VREF1 و VREF2 0.737درصد و ۱٫۰۵درصد است. ضرایب تغییرات بسیار کوچک بوده زیرا ۹نمونه از یک ویفر هستند.
شکل ۱۳ PSRR اندازه‌گیری شده از VREF1 و VREF2 را نشان می‌دهد. PSRR ولتاژ VREF1 در ۱۰۰هرتز و ۱مگاهرتز به ترتیب -۶۲ و -۱۴db است. PSRR ولتاژ VREF2 در ۱۰۰هرتز و ۱مگاهرتز -۵۶ و -۸٫۷db است. PSRR برای ولتاژ VREF1 بهتر از VREF2 است زیرا مقسم ولتاژ در مدار sub-BGR تحت تاثیر تغییر ولتاژ منبع بوده و PSRR ولتاژ VREF2 را کاهش می‌دهد.
چون مدارات BGR و sub-BGR ما اتلاف توان کمی داشتند، از قابلیت تحمل نویز کمتر، قابلیت‌های درایو ضعیف‌تر و زمان start-up کمتر رنج می‌برد. توجه شود که چگالی نویز شبیه‌سازی شده از VREF1 و VREF2 با خازن‌های روی چیپ ۴٫۴۳پیکوفاراد در ۱۰۰هرتز، ۱٫۷۲ و ۱٫۹۰ است و زمان start-up شبیه‌سازی شده در مدار ما ۶میلی‌ثانیه است. یک خازن جداشده روی چیپ نویز را کاهش می‌دهد. اگرچه، باعث کاهش زمان start-up می‌شود. لذا، خازن decoupling باید به گونه‌ای طراحی گردد که دقت نویز مورد نیاز و زمان start-up وابسته به کاربرد حاصل شود. مدارات درایو نباید مستقیما به بارهای مقاومتی متصل شوند زیرا جریان درایو آن‌ها ضعیف است. اگر بخواهیم بارهای مقاومتی و یا خازنی را درایو کنیم، جریان بایاس در آخرین طبقه از ژنراتورهای PTAT افزایش می‌یابد. با این وجود، افزایش جریان بایاس منجر به اتلاف توان بالا می‌شود. باید جریان بایاس در ارتباط با کاربردها طراحی شود.