دانلود رایگان ترجمه مقاله معماری بافر الاستیک برای روترهای شبکه روی تراشه (نشریه IEEE 2014) (ترجمه ارزان – نقره ای ⭐️⭐️)

ieee2

 

 

این مقاله انگلیسی ISI در نشریه IEEE در ۶ صفحه در سال ۲۰۱۴ منتشر شده و ترجمه آن ۲۰ صفحه میباشد. کیفیت ترجمه این مقاله ارزان – نقره ای ⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

ElastiStore: معماری بافر الاستیک برای روترهای شبکه روی تراشه

عنوان انگلیسی مقاله:

ElastiStore: An Elastic Buffer Architecture for Network-on-Chip Routers

 
 
 
 
 

 

مشخصات مقاله انگلیسی (PDF)
سال انتشار ۲۰۱۴
تعداد صفحات مقاله انگلیسی ۶ صفحه با فرمت pdf
رشته های مرتبط با این مقاله مهندسی فناوری اطلاعات، کامپیوتر
گرایش های مرتبط با این مقاله شبکه های کامپیوتری، معماری سیستم های کامپیوتری
چاپ شده در مجله (ژورنال) کنفرانس و نمایشگاه طراحی، اتوماسیون و آزمون در اروپا – Design, Automation & Test in Europe Conference & Exhibition
ارائه شده از دانشگاه مهندسی برق و کامپیوتر، دانشگاه دموکریتوس تراکی، زانتی، یونان
رفرنس دارد  
کد محصول F1531
نشریه آی تریپل ای – IEEE

 

مشخصات و وضعیت ترجمه فارسی این مقاله (Word)
وضعیت ترجمه انجام شده و آماده دانلود
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۲۰ صفحه با فونت ۱۴ B Nazanin
ترجمه عناوین تصاویر و جداول ترجمه شده است ✓ 
ترجمه متون داخل تصاویر ترجمه نشده است  
ترجمه متون داخل جداول ترجمه نشده است 
درج تصاویر در فایل ترجمه درج شده است  
درج جداول در فایل ترجمه درج شده است  
منابع داخل متن به صورت عدد درج شده است 
کیفیت ترجمه کیفیت ترجمه این مقاله متوسط میباشد 

 

فهرست مطالب

چکیده
I- مقدمه
II- کانال پایه الاستیک و بافرها
III- VC های الاستیک
IV- اجرای ELASTISTORE
A- تعداد پایین تر سیم های دست دادن
V- انسجام ELASTISTORE در مسیریاب های NOC
VI- بررسی
A- عملکرد شبکه
B- پیاده سازی سخت افزاری
VII- کار مرتبط
VIII- نتیجه گیری

 

 

بخشی از ترجمه
 چکیده
 طراحی معماری شبکه بر روی تراشه (NOC) مقیاس پذیر، خواستار پیاده سازی های جدیدی است که دستیابی به توان بالا و عمل با زمان تاخیر کم را بدون تجاوز از محدودیت های مساحت-انرژی سختگیرانه سیستم بر روی تراشه مدرن (SOC) ارائه می دهد. معماری بافر مسیریاب یکی از جنبه های طراحی مهم است که روی عملکرد و پیاده سازی ویژگی های شبکه گسترده ای تاثیر می گذارد. در این مقاله، ما معماری بافر الاستیک (EB) برای پشتیبانی از چندین کانال مجازی (VC) را گسترش می دهیم و ما ElastiStore، معماری بسیار سبک وزن بافر الاستیک جدید را بررسی می نمایییم که الزامات بافر را بدون به خطر انداختن عملکرد به حداقل می رساند. ادغام طرح بافر الاستیک ارائه شده در مسیریاب NoC را برای طراحی معماری جدید مسیریاب – تک چرخه و دو مرحله پایپ لاین میسر می سازد – که ارائه دهنده عملکرد مشابه مسیریاب مبتنی بر پایه VC است که البته به طور قابل توجهی هزینه مساحت / توان پایین تری دارد.
 
۱- مقدمه
تکنولوژی شبکه بر روی تراشه در حال حاضر در اکثر SoCهای بزرگ برای تسهیل یکپارچه سازی سیستم ها در سطح بررسی عملکرد IP-مونتاژ – توسط کاهش ازدحام مسیریابی فیزیکی و بسته شدن ساده زمان اتخاذ می شود[۱]. NOCS که همچنین عملکرد های موازی سازی ارتباطات را بهبود می بخشد، ارائه دهنده تضمین کیفیت خدمات (QoS)، و فعال کردن پارتیشن بندی سیستم قابل انعطاف است. اکثریت این ویژگی های NoC را می توان با استفاده از کانال های مجازی (VCهای) برآورده نمود. کانال فیزیکی را می توان به شیوه زمان تسهیم شده توسط VCهای مختلف استفاده نمود، به شرطی که هر VC صاحب یک فضای بافر جداگانه باشد [۲]. معماری مبتنی بر VC- جداسازی ترافیک را اختصاص طبقات مختلف ترافیک به VCهای های مختلف میسر می سازد و آنها را ازدحام مسیریابی فیزیکی بر روی تراشه را با معامله کردن عرض کانال فیزیکی و تعداد VCهای پشتیبانی شده کاهش می دهند در نتیجه، یک طرح بندی انعطاف پذیر معماری SOC را ایجاد می نمایند [۳].
NoC نیاز به مقیاس پذیر بودن، از نظر عملکرد شبکه و عملکرد، و همچنین انعطاف پذیر بودن از نظر پیاده سازی فیزیکی دارد. این نیاز به ما انگیزه متحد کردن معماری بر اساس VC را می دهد به نفع مقیاس پذیری NoC با بافر الاستیک است که پیاده سازی های فیزیکی و کاهش مساحت و توان را آسان می کند.
با توجه به عملیات الاستیک آن، که بر اساس دست دادن ساده آماده / معتبر است، بافر الاستیک یک شکل ابتدایی و ساده از بافر NoC است که می تواند به راحتی به شیوه ای پلاگین و بازی در ورودی و خروجی مسیریاب یکپارچه شود (و یا در داخل آنها) [۴]، [۵]، و همچنین در لینک های شبکه به عنوان یک تکرارکننده بافر شده عمل کند. بافرینگ الاستیک فقط یک شکل از دست دادن در هر یک از کانال های شبکه را فرض می کند که نمی تواند بین جریان های مختلف تمایز قائل شود که در نتیجه سریال فعالیت آن ساخته می شود. این ویژگی از ترک کردن بسته ها و جداسازی جریان ترافیک جلوگیری می کند، در حالی که پیشگیری از بن بست را پیچیده می کند. با توجه به این محدودیت، پشتیبانی مستقیم برای VCهای رها شده است و با شبکه های فیزیکی متعدد، و یا اجرای ترکیبی پیچیده و معماری بافر غیر مقیاس پذیر EB / VC [6]، [۷]، [۸] جایگزی می شود که ویژگی پایه EB ها را به عنوان عناصر دوخت حذف می کندکه می تواند به صورت یکپارچه در هر نقطه از NoC قرار داده شود.
در این مقاله، ما عملیات و اجرای بافر الاستیک را برای حمایت از VCهای متعدد تعمیم می دهیم. معماری ارائه شده، که ما ElastiStore می نامیم، تعداد بافرها در هر کانال (فلیپ فلاپ یا لچ را با توجه به پیاده سازی) نزدیک به حداقل مطلق یک حافظه بافر در VC، بدون به خطر انداختن عملکرد به حداقل می رساند. هر دو تک چرخه و دو مرحله پایپ لاین – – که عملکرد مشابه به عنوان مسیریاب مبتنی بر پایه VC را البته در یک مساحت به طور قابل توجهی پایین تر از مقیاس پذیری طرح ارائه شده توسط ادغام ElastiStore در مسیریاب NoC ارائه می دهند منجر به معماریهای جدید می شوند.
طرح پیشنهادی ElstiStore به صورت ابتدایی برای آینده، پیاده سازی مسیریاب NoC با هزینه بسیار کم، پیش بینی می شود که در آن عملکرد و قابلیت پیشرفت ارائه شده توسط VCها نمی تواند قربانی پیش بینی نمی شود. در واقع، به دلیل محدودیت های پروتکل پشتیبانی، استفاده از VCها در آینده تراشه چند پردازنده (CMP) با استفاده از دایرکتوری های مبتنی بر ذخیره سازی پروتکل های انسجام اجباری خواهد بود. این پروتکل انسجام نیاز به جداسازی بین طبقات پیام های مختلف، به منظور اجتناب از بن بست در سطح پروتکل دارد. به عنوان مثال، MOESI بر اساس دایرکتوری پروتکل وابستگی کش نیاز به حداقل سه شبکه مجازی برای جلوگیری از بن بست در سطح پروتکل دارد. شبکه مجازی شامل یک VC (و یا یک گروه از VCهای) با وظیفه دست دادن به یک کلاس پیام خاص از پروتکل انسجام حافظه نهان [۹] دارد.
با وجود افزایش مطالبات عملکرد، بودجه مساحت / توان مسیریاب NoC فردی با حفظ تعداد عناصر پردازش (و، از این رو، به اندازه NoC) ادامه خواهد یافت. هدف از راه حل ElastiStore آشتی دادن دقیق خواسته های متضاد و واگرای عملکرد کم هزینه و با بالا است.
بقیه مقاله به شرح زیر است: بخش II به طور خلاصه شرح کنترل جریان الاستیک است، در حالی که بخش III معماری ElastiStore را معرفی می کند. بخش IV و V توصیف اجرای ElastiStore و ادغام آن در مسیریاب NoC است. نتایج آزمایش ها در بخش VII ارائه شده است، و نتیجه گیری در بخش VIII ترسیم شده است.

 

بخشی از مقاله انگلیسی

Abstract

The design of scalable Network-on-Chip (NoC) architectures calls for new implementations that achieve high-throughput and low-latency operation, without exceeding the stringent area-energy constraints of modern Systems-on-Chip (SoC). The router’s buffer architecture is a critical design aspect that affects both network-wide performance and implementation characteristics. In this paper, we extend Elastic Buffer (EB) architectures to support multiple Virtual Channels (VC) and we derive ElastiStore, a novel lightweight elastic buffer architecture that minimizes buffering requirements, without sacrificing performance. The integration of the proposed elastic buffering scheme in the NoC router enables the design of new router architectures – both single-cycle and two-stage pipelined – which offer the same performance as baseline VC-based routers, albeit at a significantly lower area/power cost.

 

۱ Introduction

Network-on-Chip technology is already being adopted in the majority of large SoCs for simplifying system integration at the IP-assembly functional verification level – all the way down to physical integration – by alleviating physical routing congestion and simplifying timing closure [1]. NoCs also improve performance by parallelizing communication, offer quality-of-service (QoS) guarantees, and enable flexible system partitioning. The majority of these NoC features can be satisfied by the use of virtual channels (VCs). A physical channel can be used in a time-multiplexed manner by different VCs, provided that each VC owns a separate buffer space [2]. VC-based architectures enable traffic separation and isolation by assigning different traffic classes to different VCs, and they reduce on-chip physical routing congestion by trading off physical channel width and the number of supported VCs, thus, creating a more layout-flexible SoC architecture [3].

The NoC needs to be both scalable, in terms of network functionality and performance, as well as flexible in terms of physical implementation. This requirement motivates us to unify a VC-based architecture that favors NoC scalability with elastic buffering, which eases physical implementation and promises area and power reduction.

Owing to its elastic operation, which is based on simple ready/valid handshakes, elastic buffering is a primitive and simplified form of NoC buffering that can be easily integrated in a plug-and-play manner at the inputs and the outputs of the routers (or inside them) [4], [5], as well as on the network links to act as a buffered repeater. Elastic buffering assumes only one form of handshake on each network channel that cannot distinguish between different flows thus making its operation serial in nature. This feature prevents the interleaving of packets and the isolation of traffic flows, while it complicates deadlock prevention. Due to this limitation, direct support for VCs is abandoned and replaced by multiple physical networks, or implemented via complex and non-scalable hybrid EB/VC buffering architectures [6], [7], [8], which remove the basic property of the EBs to act as stitching elements that can be placed seamlessly anywhere in the NoC.

In this paper, we generalize the operation and the implementation of elastic buffering to support multiple VCs. The proposed architecture, which we call ElastiStore, minimizes the number of buffers per channel (flip-flops, or latches, according to the implementation) close to the absolute minimum of one buffer slot per VC, without sacrificing performance. The scalability of the proposed scheme is demonstrated by the integration of ElastiStore in NoC routers that lead to new architectures – both single-cycle and two-stage pipelined – which offer the same performance as baseline VC-based routers, albeit at a significantly lower area/power cost.

The proposed ElstiStore design is envisioned as an archetypical primitive for future, extremely low-cost NoC router implementations, where the performance and functionality enhancements provided by VCs cannot be sacrificed. In fact, due to protocol-support restrictions, the use of VCs will be mandatory in future Chip Multi-Processors (CMP) employing directorybased cache coherence protocols. These coherence protocols require isolation between the various message classes, in order to avoid protocol-level deadlocks. For example, the MOESI directory-based cache coherence protocol requires at least three virtual networks to prevent protocol-level deadlocks. A virtual network comprises one VC (or a group of VCs) tasked with the handling of a specific message class of the cache coherence protocol [9].

Despite the increased functionality demands, the area/power budgets of individual NoC routers will continue to dwindle as the number of processing elements (and, hence, the NoC size) keeps increasing. The ElastiStore solution aims to precisely reconcile the conflicting and diverging demands of low cost and high performance/functionality.

The rest of the paper is organized as follows: Section II briefly describes elastic flow control, while Section III introduces the ElastiStore architecture. Sections IV and V describe the implementation of ElastiStore and its integration into NoC routers, respectively. Experimental results are presented in Section VII, and conclusions are drawn in Section VIII.

 

 

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

ElastiStore: معماری بافر الاستیک برای روترهای شبکه روی تراشه

عنوان انگلیسی مقاله:

ElastiStore: An Elastic Buffer Architecture for Network-on-Chip Routers

 
 
 
 
 

 

 

ارسال دیدگاه

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *