دانلود رایگان ترجمه مقاله طراحی مدار لچ متحمل به SEU مبتنی بر DICE عایق شده – الزویر 2014

مقاله انگلیسی رایگان

ترجمه فارسی رایگان 

فهرست مقاله:

مقدمه
2-بررسی سورس ها
3-مدار های گره ای( لچی) متحمل به SEU
4- نتایج شبیه سازی و آزمایش

بخشی از ترجمه فارسی مقاله:

تداخل خطای نرم یک چالش طراحی مهم و اساسی در طراحی مدار های پیشرفته CMOS VLSI محسوب می شود. در این مقاله ما یک طرح (Iso-DICE)لچDICEعایق ساز SEU را با ترکیب روش های عایق سازی خطای نرم و روش لچ داخلی که در طراحی DICE استفاده می شود را پیشنهاد کردیم. برای بهبود تحمل SEU طرحDICE، ما جفت گره های ذخیره ای دارای توانایی ریکاوری SEU در هر یک از جفت های دیگر را حفظ کرده و از گره های ذخیره ای که تحت تاثیر یک دیگر قرار می گیرند استفاده کردیم. برای کاهش تاثیر تداخلی بین جفت گره های ذخیره ای دوگانه، ما از مکانیسم عایق سازی برای افزایش مقاومت در برابر برخورد ذرات با انرژی بالا به جای روش طراحی هم بند اولیه استفاده کردیم. از طریق عایق سازی گره های خروجی و گره های مدار داخلی، لچ های Iso-DICE می توانند تحمل زیادی به SEU در مقایسه با طرح DICE داشته باشند. در مقایسه با طرح FERST که دارای تحمل مشابه به SEU می باشد، لچIso-DICE پیشنهادی می تواند بیش از 50 درصد برق را کم تر از 45 درصد محصول فناوری TSMC 90 nm CMOS مصرف کند. تحت مدل 22 نانومتر PTM، لچIso-DICE پیشنهادی می تواند با 11 محصول تاخیر برقی 11 درصدی در مقایسه با طرح FERST که تحمل مشابه به SEU است عمل کند.

مقدمه:
با پیشرفت فرآیند های نیمه هادی(رسانا)، مدارهای دیجیتالکم تر در معرض سر و صدای ناشی از کاهش کار
ولتاژ و تغذیه آن و افزایش تراکم ترانزیستور قرار گرفته اند. در محیط VLSI پیشرفته ، مدارهای به راحتی تحت تاثیر ذرات آلفا قرار، پرتوهای کیهانی و ذرات گرما به علت وجود خطاها قرار می گیرند.، که
تمام خطاها به صورت نرم خلاصه می شوند.. پیشرفت در مقیاس نانو تکنولوژی CMOSامکان افزایش تراکممدار وبهبود عملکرد در عین کاهش هزینه را خواهد داد. با این حال،پیشرفت در کاهش اندازه ترانزیستور و ولتاژ عامل اصلیکاهش در ظرفیت های پارازیتی گره های داخلی مدار می باشد که منجر به کاهش بار بحرانی (بار بحرانی کنترل شدهحداقل هزینه مورد نیاز برای حفظ منطق است) خواهد شد. در نتیجه، قابلیت اطمینان از مدارات در برابر خطاهای نرمپایین آمده و ذرات آلفا با انرژی پایین و یا پرتوهای کیهانی به راحتی می تواننددر گره های داخلی مدار تداخل ایجاد کنند که در نتیجه در ولتاژ لحظه ای خطا به طور موقت پدیدار می شوند.
خطاهای نرم را می توان به دو دسته با توجه بهمکان های مختلف وقوع طبقه بندی کرد: (1) رویداد گذرا منفرد (مجموعه)که در مدارهای ترکیبی(مرکب)رخ می دهد، و (2) آشفتگی های تداخل رویداد منفرد
(SEUS) که در المنت های ذخیره کننده، چفت یا گره ثبت کننده زمانی که وضعیت منطق مدارات به طور نامطلوبی تغییر می کند رخ می دهد. با توجه به این که WOV (ویندوز(پنجره آسیب پذیری) مدارهای ترتیبی طولانی تر ازاز مدارهای ترکیبی است مدارهای ترتیبیمعمولامستعد حملات ذرات بیشتری نسبت به مدارهای ترکیبی می باشند
.همان طور که در شکل 1 نشان داده شده است،SEU عامل اصلی وقوع 90٪خطای نرمدر مدارهای VLSI مدرن است. علاوه بر این، WOVمدارات لچ است بسیار طویل تراز مدارهای flip-flop می باشد..
بنابراین، بسیاری از تحقیقات اخیر بر طراحی و ایجادطرح هایی برای لچ هایی نه تنها با عملکرد بیشتر و تحمل بالای خطای نرم بلکه با مصرف برق پایین تر متمرکز شده اند.
در طرح های موجود در سورس ها مختلف، روش های گوناگونی برای افزایش قابلیت تحمل SEU در مدارهای گزارش شده اند.مانند: (1) مدارهایدر هم بافته شده با یک مسیر بازخورد ،مانند دو InterLock در ذخیره سازی همراه (DICE) [1]، (2) تقویتخازن معادل برای آن دسته از گره های داخلی که دارای بار بحرانی کم می باشند مانند اشمیت تریگر لچ (ST) 3- افزایش تعداد گره های با پتانسیل الکتریکی یکسان نظیر طرح SEU-A 4- لچ های قادر به فیلتر سازی و ماسک(پوشش دهی کردن) SEUs ها نظیر لچ های مقاوم به SEUs با بازخورد زایئ و 5- ایجاد مدار های زائد و اضافی همرا با مدار های انتخاب گرا برای تعیین خروجی های معتبر نظیر TMR.در این میان روش های طراحی DICE برای افزایش تحمل SEU وجود دارند.به این ترتیب می توان مدار هایی با تحمل SEU خوب با کمترین هزینه سخت افزار حاصل کرد وطرحFERSTحتی می تواند SEU تحمل برتری فراهم کند. همچنین می توان توان مقاومت به SEU برتر و تقریبا کامل را بالا برد با این حال،. بنابراین، در این مقاله ما یک لچ SEU با تحمل برتر SEU تحمل نظیرFERST ارائه کردیم .
طرح پیشنهادی ما این است که مزیت اصلیساختارDICE سادگیآن است. به منظور افزایش تحمل بیشتر SEU با استناد بهDICE ، ما یک روش جداسازی و ایزولاسیون است برای پوشش نرم و خطا بین DICE مدار داخلی و خروجیگره ارایه کردیم. گره ایزو DICE می تواند همDICE و هم قابلیت پوشش SEUS های متقابل همراه را داشته باشد.وو در عین حال قدرت ذخیره سازی در گره ها را به طور جدا گانه دارد. بنابراین، ایزو DICE دارای تحمل بالایی به خطای نرم و قدرت تاخیر محصول کم تر می باشد در حالی که برای جلوگیری از گره خروجی که تحت تاثیر خطاهای نرم گره های داخلی از مدار لچ قرار می گیرند مناسب است.
به منظور ارزیابی قابلیت تحمل پذیری SEU در هر یک از لچ ها، برخی ازمایشات شبیه سازی توسط HSPICE با مدل فناوری TSMC 90 nm CMOS و مدل فناوری براوردی و پیش بینی 65- 45- 32- و 22 نانومتر انجام شد. به منظور تایید ثبات و پیوستگی نتایج مقایسات، ما از طیف وسیعی از مدار های شاهد و معیار استفاده کرده و آن ها را از نظر برخورد ذرات با انرژی های متفاوت برای ارزیابی عملکرد شبیه ساز ی کردیم.ادامه این مقاله به صورت ذیل سازمان دهی شده است. بخش 2 به طور مختصر مقدمه ای در رابطه با طرح های قبلی در اختیار می گذارد. بخش 3 لچ های تحمل پذیر SEU پیشنهادی را توصیف کرده و عملکرد مدار آن و مکانیسم ایزولاسیون SEU آن را تشریح می کند. بخش 4 نتایج مقایسات عملکرد را نشان می دهد. در نهایت در بخش 5 نتیجه و جمع بندی ارایه شده است.

بخشی از مقاله انگلیسی:

Abstract

Soft-error interference is a crucial design challenge in the advanced CMOS VLSI circuit designs. In this paper, we proposed a SEU Isolating DICE latch (Iso-DICE) design by combing the new proposed soft-error isolating technique and the inter-latching technique used in the DICE (Calin et al., 1996 [1]) design. To further enhance SEU-tolerance of DICE design, we keep the storage node pairs having the ability to recover the SEU fault occurring in each other pair but also avoid the storage node to be affected by each other. To mitigate the interference effect between dual storage node pairs, we use the isolation mechanism to resist high energy particle strikes instead of the original interlocking design method. Through isolating the output nodes and the internal circuit nodes, the Iso-DICE latch can possess more superior SEU-tolerance as compared with the DICE design (Calin et al., 1996 [1]). As compared with the FERST design (Fazeli, 2009 [2]) which performs with the same superior SEU-tolerance, the proposed IsoDICE latch consumes 50% less power with only 45% of power delay product in TSMC 90 nm CMOS technology. Under 22 nm PTM model, the proposed Iso-DICE latch can also perform with 11% power delay product saving as compared with the FERST design (Fazeli, 2009 [2]) that performs with the same superior SEU-tolerance.

1. Introduction

With the progress of semiconductor process, digital circuits are becoming more susceptible to noise due to reduced working supply voltage and increased transistor density. In the advanced VLSI environment, the circuits are more easily affected by alpha particles, cosmic rays, and heat particles to cause errors, which are all summarized as soft errors [3–8]. The advancement in nanoscale CMOS technology allows increase in circuit density and improvement in performance while reducing cost. However, the enhancements in reducing transistor size and supply voltage cause decrease in the parasitic capacitance of the circuit internal node which results in the reduction of the critical charge (critical charge is the minimum charge required for maintaining the correct logic state). Consequently, the reliability of circuits against soft errors lowers and low-energy alpha particles or cosmic rays can easily cause interference in circuit internal nodes, which results in instantaneous voltage transient error [3–8]. Soft errors can be categorized into two classes according to the different locations of occurrence: (1) single event transients (SETs) which occur in combinational circuits, and (2) single event upsets (SEUs) which occur in storage elements, latches, or register nodes when the logic state of circuits changes undesirably. Due to the WOV (Windows of Vulnerability) of sequential circuits is longer than combinational circuits, sequential circuits are usually more susceptible to particle strikes than combinational circuits [9], [10]. As illustrated in Fig. 1, the SEU dominates around 90% of soft-error occurrence in modern VLSI circuits [10]. Moreover, the WOV of latch circuits is much longer than that in the flip-flop circuits. Therefore, most recent researches focus on devising robust schemes for latches. In this paper, we will further present a robust latch design that not only performs with superior soft-error resistant capability but also with lower power delay product (PDP). In the existing literature designs, a variety of methods have been used to increase the SEU tolerance capability of latch circuits, such as: (1) interlock circuits with a redundant feedback path, such as Dual Interlocked Storage Cell (DICE) [1]; (2) strengthening equivalent capacitance for those internal nodes which have low critical charge, such as Schmitt Trigger latch (ST) [11]; (3) increasing the number of nodes to have the same electrical potential, such as SEU-A design [12]; (4) latches capable of filtering and masking SEUs, such as feedback redundant SEU-tolerant latch (FERST) [2]; and (5) constructing redundancy circuits together with a voting circuit to determine the valid output, such as Triple-Modular Redundancy (TMR) [13–15]. Among these SEU-tolerant approaches, DICE design can provide good SEU tolerance with less hardware cost and FERST design can provide even superior SEU-tolerance. TMR can also provide superior and nearly perfect SEU-tolerance; however, it is always criticized for its hardware complexity since it requires three times the circuit area. Therefore, in this paper we proposed a new SEUtolerant latch that can provide superior SEU-tolerance as FERST latch but with much lower PDP. Our proposed design is based on DICE architecture because of its advantages of simplicity. To further enhance the SEU-tolerance of DICE latch, we proposed an isolating technique which is capable of masking soft-error between DICE circuit’s internal and output nodes. The proposed Iso-DICE latch can have both the DICE latch’s capability of masking SEUs by cross-coupled inter-latching and the FERST latch circuit’s isolation concept of having more than two storage points. Therefore, the Iso-DICE latch can have a higher SEU tolerance with a smaller power-delay-product while efficiently preventing output nodes from being affected by the SEU in the internal nodes of latch circuit. In order to evaluate the SEU tolerant capability of each latch, some simulation experiments are carried out by means of HSPICE with TSMC 90 nm CMOS technology model, 65 nm, 45 nm, 32 nm, and 22 nm predictive technology model [33]. To confirm the consistency of comparison results, we use a variety of benchmark circuits and simulate them for particle attacks with different striking energy for performance evaluation. The remaining concept of the paper is organized as follows. Section 2 briefly introduces the previous designs. Section 3 presents the proposed SEU-tolerant latch, describes its circuit operation, and its SEU-isolation mechanism. Section 4 demonstrates the performance comparison results. Finally, a conclusion is made in Section 5.