دانلود ترجمه مقاله برنامه ریزی و طراحی کف ساختمان با میکروساختار سه بعدی حرارت آگاه – مجله CiteSeerX

فهرست مطالب:

چکیده
۱ مقدمه
۲ فرمول بندی مشکل

روند طراحی
فرمولبندی مشکل

۳ تحلیل حرارتی سه بعدی

تحلیل نیروی سه بعدی
تحلیل حرارتی سه بعدی

۴ زیرساخت شبیه سازی
۵ پارتیشن بندی سه بعدی حرارت آگاه و برنامه ریزی

پارتیشن بندی سه بعدی
برنامه ریزی سه بعدی بر مبنای MILP
تخفیف خطی

۶ نتایج آزمایشی
۷ نتیجه گیری

بخشی از ترجمه:

مقدمه

در طراحی نسل بعدی پردازنده ریز-میکرون عمیق، این احتمال وجود دارد که تکرار کننده ها اغلب در سیم های جهانی وارد شوند تا از تبدیل تاخیر سیم به غیر خطی جلوگیری شود. درج Flip-flop یک تکنیک است که استفاده می شود تا اثر تاخیر سیم را برای انجام بسامد زمان سنجی مد نظر کم کند. یک خط لوله عمیق تر فعال شده بوسیله درج Flip-flop، منجر به بسامد زمان سنجی بالاتر و BIPS بالاتر میشود. با این وجود، همیشه نمیتوان بهبود را پیش بینی کرد؛ مخصوصا برای طرح ها با اندازه شکل کوچک؛ درج Flip-flop ممکن است موجب تنزل IPC از نهفتگی افزایش یافته آن شود. بنابراین، درج Flip-flop بدون یک سنجش خیلی دقیق، بهبود اجرایی کلی را تضمین نمیکند.
یک تکنیک که میتواند تنزل IPC منتج از تاخیر سیم را کم کند، برنامه ریزی آگاه ارتباطی است. استفاده از برنامه ریزها که اثر تاخیر سیم بوسیله تلاش برای انتقال نزدیک تر ماژول های ارتباطی سنگین تر نسبت به هم را در نظر میگیرد، میتواند نهفتگی را در چنین مسیرهایی کم کند و منجر به بهبود اجرایی بهتری شود. یک تکنیک دیگر اینست که به سمت سه مدار مجتمع سه بعدی حرکت کنیم. با حرکت به سمت مدارهای مجتمع سه بعدی، طول سیم کلی را میتوان کاهش داد و میتوان سرعت ساعت را افزایش داد، همانطور که در منبع ۷ نشان داده شده است. یک تنگنا برای اتخاذ مدارهای مجتمع سه بعدی، پراکندگی گرمایی می باشد. ساختار مدارهای مجتمع سه بعدی بطور ذاتی این مفهوم را در خود دارد که انتقال گرما از مرکز تراشه خیلی مشکل تر خواهد بود. این میتواند به دستگاه های سرد کننده پیچیده تر، سوء عمل مدار، و طول عمر مدار کمتر، منتهی شود. هنگام طراحی طراحی مدارهای مجتمع با لایه های زیادی از ترانزیستورهای بسته به هم، مسائل حرارتی یک مشکل بزرگ به حساب می آید. در این مقاله، ما یک الگوریتم برنامه ریزی را پیشنهاد میکنیم که منطقه اجرا، و مسائل حرارتی را با استفاده از یک راهکار برنامه ریزی محاسباتی با استفاده از اطلاعات جمع آوری شده از شبیه سازی دوره-دقیق در نظر می گیرد.

۷- نتیجه گیری
در اینجا ما اثر طراحی نسل بعدی میکرو-ساختارها بوسیله ترکیب تکنیک های پیشنهاد شده زیاد برای کاهش اثر تاخیر سیم را مطالعه می کنیم. ما نشان می دهیم که با حرکت به مدارهای مجتمع چند-لایه ای و برنامه ریزی پروفایل گردنده، میتواند به افزایش اجرای نسل بعدی میکروساختارها کمک کند. هرچند با حرکت به مدارهای مجتمع سه بعدی، حرارت مشکل خواهد شد و میتواند باعث شکست مدار شود اگر طراحان از آن آگاه نباشند. در اینجا ما برنامه ریزی حرارتی گردنده را پیشنهاد میکنیم که میتواند منجر به ۲۴ درصد کاهش حداکثر دما در مقایسه با راهکار برنامه ریزی پروفایل گردنده شود. همچنین، ما همچنین راهکار پیوندی را پیشنهاد می کنیم که مسائل حرارتی و اجرایی را در نظر می گیرد. همچنین، ما معتقدیم که هنوز فضای بیشتری برای بهبود این راهکار پیوندی و تضمین تحقیقات بیشتر وجود دارد.

بخشی از مقاله انگلیسی:

INTRODUCTION

In next generation deep submicron processor design it is likely thatrepeaters will be inserted frequently on global wires to prevent wiredelay from becoming non-linear [1]. Flip-flop insertion is a techniqueused to alleviate the impact of wire delay to achieve a target clockfrequency. A deeper pipeline enabled by flip-flop insertion results ina higher clock frequency and higher BIPS (billions of instructionsper second) [2]. Nevertheless, the improvement cannot always beanticipated; especially for designs with small feature size; flip-flopinsertion may cause IPC degradation from its increased latency.Therefore, inserting flip-flops without a meticulous measure does notguarantee an overall performance improvement.One technique that can alleviate IPC (Instructions per Cycle)degradation resulting from wire delay is communication aware floorplanning[3], [4], [5], [6]. Using floorplanners that consider the impactof wire delay by trying to move heavily communicating modulescloser together can shorten latency on such paths and result in betterperformance improvement. Another technique is to move to threedimensional integrated circuits or 3D ICs. By moving to 3D ICs,total wirelength can be reduced and clock speed can be increasedas shown in [7]. One bottleneck to the adoption of 3D ICs is heatdissipation. The structure of 3D ICs inherently implies that movingheat from the center of the chip will be more difficult. This can resultin more complex cooling devices, circuit malfunctions, and shortercircuit life time. When designing ICs with many layers of transistorsstacked together thermal issues become a large concern. In this paper,we propose a floorplanning algorithm that considers performance,area, and thermal issues using a mathmatical programming approachutilizing information gathered from cycle-accurate simulation. Some recent works on wire-delay issues on microarchitecturaldesign include [8], [5], [9], [2], [10], [11], [6]. Recent work onphysical design for microarchitecture include [12], [4], [3]. Recentwork on thermal-aware physical design algorithms include [13], [14],[15], [16], [17], [18].The structure of this paper is as follows: Section II presents theproblem formulation. Section III details our 3D thermal analysistechnique. Section IV shows our infrastructure for cycle-accurate simulation. Section V presents our floorplanning algorithm. Finally,section VI shows our experimental results and we conclude in SectionVII.II. PROBLEM FORMULATIONA. Design FlowAn overview of our profile-driven microarchitectural floorplanningis shown in Figure 1. Our framework combines technology scalingparameters and the execution profiling information of applications toguide the floorplanning step of a given microarchitecture design. First,a machine description is provided as input to the microarchitecturesimulator, where profiling counters were instrumented for bookkeepingmodule-to-module communication. Then a cycle-accuratesimulation is performed using Simplescalar [19] to collect and extractthe amount of interconnection traffic between modules for a givenbenchmark program. The microarchitecture simulator was integratedwith Wattch [20] to provide the power numbers that are used to drivethe 3D-thermal analyzer. For cache-like or buffer-like structures, thearea and module delay are estimated using an industry tool fromHP Western Research Labs called CACTI [21]. For scaling otherstructures such as ALUs, we use GENESYS [22] developed at theGeorgia Institute of Technology. After the timing, area, and access frequency information of eachmodule is collected, we feed the module-level netlist, statisticalinterconnection traffic, and a target processor frequency into ourthermal/profile-guided floorplanner. The power consumption of allthe functional units are fed to the 3D-thermal analyzer to generatethe thermal profile. The 3D-floorplanner takes in the netlist and thetemperature information to generate a floorplan that maximizes theperformance under the thermal and frequency constraints. The newfloorplan is fed back to the 3D-thermal analyzer, along with the powernumbers to generate a new thermal profile. With these new latencyvalues architecture performance simulation is performed to obtainmore realistic and accurate IPC and BIPS numbers. Few iterationstake place before an optimum floorplan for the given constraint isachieved.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

خرید نسخه پاورپوینت این مقاله جهت ارائه