| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
مدار نمونه گیر و نگهدارنده S / H) 14) بیتی 50ms/s برای ADC پایپی |
| عنوان انگلیسی مقاله: |
A 14-bit 50 MS/s sample-and-hold circuit for pipelined |
|
|
| مشخصات مقاله انگلیسی (PDF) | |
| سال انتشار | 2014 |
| تعداد صفحات مقاله انگلیسی | 7 صفحه با فرمت pdf |
| رشته های مرتبط با این مقاله | مهندسی برق و فناوری اطلاعات و ارتباطات |
| گرایش های مرتبط با این مقاله | مهندسی الکترونیک، مدارهای مجتمع الکترونیک، افزاره های میکرو و نانو الکترونیک و سوئیچ |
| مجله | مجله نیمه هادی ها – Journal of Semiconductors |
| دانشگاه | دانشکده مهندسی اطلاعات الکترونیکی، دانشگاه تیانجین، چین |
| کلمات کلیدی | سوئیچ bootstrapped، مدار نمونه گیر/ نگهدارنده، ADC لوله ای، OTA بهره تقویت شده |
| رفرنس | دارد |
| لینک مقاله در سایت مرجع | لینک این مقاله در سایت IOP |
| نشریه IOP |  |
| مشخصات و وضعیت ترجمه فارسی این مقاله (Word) | |
| تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش و فونت 14 B Nazanin | 14 صفحه |
| ترجمه عناوین تصاویر و جداول | ترجمه شده است |
| ترجمه متون داخل تصاویر | ترجمه نشده است |
| ترجمه متون داخل جداول | ترجمه نشده است |
| درج تصاویر در فایل ترجمه | درج شده است |
| درج جداول در فایل ترجمه | درج شده است |
| درج فرمولها و محاسبات در فایل ترجمه به صورت عکس | درج شده است |
| منابع داخل متن | درج نشده است |
فهرست مطالب:
چکیده
1.مقدمه
2. توپولوژی مدار S / H
3. طراحی مدار
3.1 طراحی تقویت کننده ترارسانایی عملیاتی
3.2 سوئیچ Double-bootstrapped
4. نتیجه اندازه گیری
5-نتیجه گیری
بخشی از ترجمه:
4. نتیجه اندازه گیری
ADC لوله ای در یک استاندارد 0.18 µm از فرایند 1P6M CMOS پیاده سازی شده است. شکل 10 عکس میکروسکوپی از تراشه ساخته شده را نشان می دهد. مدار S / H در سمت راست تراشه قرار گرفته و مساحت آن 1 میلی متر مربع است.
در آزمایش تست شده، یک ژنراتور شکل موج دلخواه Rigol DG5071برای تامین موج ورودی سینوسی و اسیلوسکوپ MSO4054 تکترونیکسبرای مشاهده پاسخ گذرا استفاده شده اند. نتایج اندازه گیری با ورودی شکل موج سینوسی آنالوگ 5 مگاهرتز و نرخ نمونه برداری MS / s 50 در جدول 3 خلاصه شده اند. شکل 11 طیف خروجی ورودی آنالوگ را با 5 مگاهرتز نشان می دهد. شکل 12 تغییرات SFDR را در مقابل چندین بسامد سیگنال های ورودی نشان می دهد ، می توان به وضوح مشاهده کرد که SFDR هنگام که سیگنال ورودی 100 kHz است به110.97 dB و وقتی سیگنال ورودی 20 مگاهرتز است، به 88.84 dB تنزل می یابد. نتایج آزمون نشان می دهد که عملکرد مدار S / H زمانی که بسامد ورودی تا 20 مگاهرتز است، به میزان ناچیزی کاهش می یابد.
بخشی از مقاله انگلیسی:
4. The measurement result
The pipeline ADC is implemented in a standard 0.18 m 1P6M CMOS process. Figure 10 shows the die photomicrograph of the fabricated chip. The S/H circuit is laid out on the right of the chip, and the area is 1 mm2 . In the test experiment, a Rigol DG5071 arbitrary waveform generator is used to supply the input sine wave and Tektronix MSO4054 oscilloscope is used to observe the transient response. The measured results with an input of 5 MHz analog sine waveform and a sampling rate of 50 MS/s are summarized in Table 3. Figure 11 shows the output spectrum with 5 MHz analog input. Figure 12 shows the variation of the SFDR across several frequencies of input signals, and it can be clearly seen that the SFDR is falling from 110.97 dB when the input signal is 100 kHz to 88.84 dB when the input signal is 20 MHz. Test results show that performance of the S/H circuit degrades slightly when the input frequency is up to 20 MHz.
|
تصویری از مقاله ترجمه و تایپ شده در نرم افزار ورد |
|
|
| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
مدار نمونه گیر و نگهدارنده S / H) 14) بیتی 50ms/s برای ADC پایپی |
| عنوان انگلیسی مقاله: |
A 14-bit 50 MS/s sample-and-hold circuit for pipelined |
|
|
خرید ترجمه فارسی مقاله با فرمت ورد