دانلود مقاله ترجمه شده استفاده از Carrier Save Adder در ماشین سلولی کوانتومی (IEEE ۲۰۱۶) (ترجمه ویژه – طلایی ⭐️⭐️⭐️)

این مقاله انگلیسی ISI در نشریه IEEE در ۵ صفحه در سال ۲۰۱۶ منتشر شده و ترجمه آن ۱۳ صفحه میباشد. کیفیت ترجمه این مقاله ویژه – طلایی ⭐️⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	۲۰۱۶
تعداد صفحات مقاله انگلیسی	۵ صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی برق
گرایش های مرتبط با این مقاله	مهندسی الکترونیک، مدارهای مجتمع الکترونیک و مکاترونیک
مجله	کنفرانس بین المللی ارتباطات و پردازش سیگنال International Conference on Communication and Signal Processing
دانشگاه	دانشکده مهندسی VLSI و سیستم های جاسازی شده، موسسه ملی فناوری، هند
کلمات کلیدی	جمع کننده ذخیره رقم نقلی، تمام جمع کننده (FA)، گیت اکثریت، ماشین خودکار سلولی کوانتوم نقطه ای (QCA)، ضرب کننده ۴×۴ Vedic
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

• فهرست مطالب:

چکیده
۱- مقدمه
۲- کلمات فنی
A. گیت های QCA اصلی
B. محل تقاطع سیم
c. سیگنال و کنترل
۳- ریاضیات VEDIC
A. بلوک ضرب کننده ۲×۲ vedic
۴- ضرب کننده ۴ X 4 VEDIC پیشنهادی
A. تحقق نیم جمع کننده
B. تحقق تمام جمع کننده
۵- نتیجه شبیه سازی و مقایسه ها
۶- نتیجه گیری

• بخشی از ترجمه:

۵- نتیجه شبیه سازی و مقایسه ها
شبیه سازی با استفاده از ابزار طراحی QCA انجام شده است [۸]. در این طرح پیشنهادی، عبور سیم چند لایه و ماکسیمم تعداد ۱۵ سلول در زون ساعت استفاده می شود. همچنین مقدار پیش فرض ابعاد سلول انتخاب می شود (۱۸nm x 18nm با قطر ۵nm و فاصله مرکز تا مرکز ۲۰nm) و ماشین بردار همبستگی (با استفاده از روش اویلر و مرتبه شبیه سازی تصادفی) برای شبیه سازی استفاده می شود. طرح ضرب کننده ۴ بیتی بر اساس ریاضیات Vedic در شکل ۱۴ نشان داده شده است و نتیجه خروجی شبیه سازی در شکل ۱۳ نشان داده شده است. نتایج شبیه سازی با ضرب کننده قبلی مقایسه می شود با توجه به تعداد سلول، تاخیر، بازده و مساحت در جدول ۱ خلاصه شده است. ضرب کننده ۴×۴ Vedic دارای تاخیر سیکل ساعت ۴٫۲۵ ، ۱۹۵۵ سلول و حاصل Area-Delay ، ۸٫۹۶ است، که در مقاسه با ضرب کننده قبلی کمتر است [۴و۹].

• بخشی از مقاله انگلیسی:

V. SIMULATION RESULT AND COMPARISIONS

The simulations were carried out using QCA Designer tool [8]. In this proposed design, multilayer wire crossing and a maximum number of 15 cells per clock zone are used. Also the default value of cell dimension is chosen (18nm x 18nm with 5 nm diameter and center to center distance is 20nm) and the Coherence vector engine (using Euler method and Randomize simulation order) is used for the simulation. The layout of the 4-bit multiplier based on Vedic mathematics is shown in Fig. 14 and the output result of the simulation is shown in Fig. 13. The simulation results are compared with the previous multiplier with respect to cell count, delay, throughput and area are summarized in Table I. The proposed 4×4 Vedic Multiplier has 4.25 clock cycle delay, 1955 cell count and Area-Delay product is 8.96, which are less in comparison with the previous multipliers [4, 9].

دانلود رایگان مقاله انگلیسی          خرید ترجمه فارسی مقاله