دانلود رایگان ترجمه مقاله طراحی و پیاده سازی Radix 8 Multiplier پر سرعت همراه با کمپرسورهای ۸٫۲ (سال ۲۰۱۴) (ترجمه ارزان – نقره ای ⭐️⭐️)

logo-4

 

 

این مقاله انگلیسی ISI در ۶ صفحه در سال ۲۰۱۴ منتشر شده و ترجمه آن ۱۳ صفحه میباشد. کیفیت ترجمه این مقاله ارزان – نقره ای ⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

طراحی و پیاده سازی Radix 8 Multiplier پر سرعت همراه با کمپرسورهای ۸٫۲

عنوان انگلیسی مقاله:

Design and Implementation of High Speed Radix 8 Multiplier using 8:2 Compressors

 
 
 
 
 

 

مشخصات مقاله انگلیسی (PDF)
سال انتشار ۲۰۱۴
تعداد صفحات مقاله انگلیسی ۶ صفحه با فرمت pdf
رشته های مرتبط با این مقاله مهندسی کامپیوتر
گرایش های مرتبط با این مقاله معماری سیستم های کامپیوتری، مهندسی سخت افزار
چاپ شده در مجله (ژورنال) مجله بین المللی مهندسی علوم و پژوهش فناوری
کلمات کلیدی FPGA، HDL، نگاهی به پیشرونده نگاه دارنده، نگهدارنده هزینه حمل، والاس درخت، رمزگذاری غرفه
ارائه شده از دانشگاه گروه ECE، حیدرآباد، هند
رفرنس دارد  
کد محصول F1558

 

مشخصات و وضعیت ترجمه فارسی این مقاله (Word)
وضعیت ترجمه انجام شده و آماده دانلود
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۱۳ صفحه با فونت ۱۴ B Nazanin
ترجمه عناوین تصاویر و جداول ترجمه شده است ✓ 
ترجمه متون داخل تصاویر ترجمه نشده است  
ترجمه متون داخل جداول ترجمه نشده است 
درج تصاویر در فایل ترجمه درج شده است 
درج جداول در فایل ترجمه درج شده است  
درج فرمولها و محاسبات در فایل ترجمه  به صورت عکس درج شده است
منابع داخل متن درج نشده است 
کیفیت ترجمه کیفیت ترجمه این مقاله متوسط میباشد 

 

فهرست مطالب

چکیده
مقدمه
Multiplier
Multiplier موازی/سری
Multiplier سری-سری
Multiplier موازی-موازی
Multiplier های مختلف
Multiplier Array:
Multiplier Radix 2 Booth
الگوریتم اصلاح شده Booth برای Radix 4
نتایج شبیه سازی
نتیجه گیری

 

 

بخشی از ترجمه
 چکیده
این مقاله به نحوه اجراء و پیاده سازی Multiplier موازی باعملکرد بالا اشاره دارد Radix-4 Booth Multiplier همراه با کمپرسورهای ۳٫۲ و Radix-8 Booth Multiplierکمپرسورهای ۴٫۲ نیز در این مقاله معرفی شده اند در ادامه، طراحیِ کمپرسور ۸٫۲ ارائه شده و با کمپرسور ۴٫۲ مقایسه گردیده است این طرح از یک الگوی N×M برخوردار بوده که N می تواند تا بیش از ۱۲۶ بیت را به خود اختصاص دهد . ازCarry Look Ahead Adder نیز به عنوان یک Adderنهایی جهت بالا بردن سرعت عملیات استفاده می شود در نهایت، بهبود عملکردِ این ضرب کننده ها با اجراء فیلتر Fir مرتبه بالا، ارزیابی شده و از برنامهVHDL همراه با شبیه سازی Model Sim Se 6.4 در Mentor Graphics استفاده شده و در مجموع، با کمک Xilinx Ise 9.2i همراه با Spartan 3 Fpga ، تمام پیاده سازی ها، انجام گردیده است 
 
۱- مقدمه
با رشد سریعِ سیستم های ارتباطی و مولتی مدیا، پردازشِ واقعیِ سیگنال ها و پردازش داده های گسترده نیز مورد توجه قرار گرفته است. Multiplier یک عامل اصلیِ پردازش سیگنال دیجیتال نظیر فیلترینگ است اکثر روش های پردازش سیگنال از توابع غیر خطی نظیرDCT یا DWT استفاده می کنند با توجه به اینکه این توابع از کاربردهای گسترده ای برخوردار است لذا سرعت آن ها به عنوان یک عامل مهم، تعیین کننده عملکردِ محاسبات خواهد بود از آنجایی که Multiplier نیاز به تاخیر زیادی در میان بلوک های عملیاتی در سیستم دیجیتال دارد لذا مسیر بحرانی، را می توان با کمک Multiplier تعیین نمود علاوه بر این، Multiplier ، ،فضای زیاد و انرژی فراوانی را صرف می کند لذا طراحیِ Multiplier ها با قابلیت سرعت بالا و مصرف پایین انرژی ، یکی از حوزه های مورد توجه محققان بوده است.
سرعتِ تکثیر را می توان با کاهش تعداد محصولات ، افزایش داد در میان روش های متعدد اجراء Multiplier های پرسرعت، دو رویکرد اصلی به نام های الگوریتم Booth و کمپرسورهایTree Wallace مطرح شده و در این مقاله سعی شده تا این دو روش بیشتر معرفی شوند
نخستین Multiplier از الگوریتم Radix-4 Booth همراه با کمپرسور های ۳٫۲ استفاده نموده گرچه Multiplier دوم از الگوریتم Radix-8 Booth همراه با کمپرسور های ۴٫۲ استفاده می کند این طرح از یک الگوی n×m برخوردار بوده که n می تواند تا بیش از ۱۲۶ بیت را به خود اختصاص دهد تعداد محصولات جزئی به صورت n/2 در الگوریتم Radix-4 Booth بوده گرچه این تعداد در الگوریتم Radix-8 Booth به n/3 کاهش می یابد کمپرسور Tree Wallace از Carry Save Adders (Csa) برای توسعه محصولات جزئی استفاده می کند که این امر زمان و فضای تراشه را کاهش می دهد به منظور افزایش سرعت عملیات، Carry-Look-Ahead (Cla) به عنوان Adder نهایی استفاده شده است

 

بخشی از مقاله انگلیسی

Abstract

This paper presents an area efficient implementation of a high performance parallel multiplier. Radix-4 Booth multiplier with 3:2 compressors and Radix-8 Booth multiplier with 4:2 compressors are presented here. The design for the 8:2 compressors is presented and compared with the 4:2 compressors. The design is structured for m × n multiplication where m and n can reach up to 126 bits. Carry Look ahead Adder is used as the final adder to enhance the speed of operation. Finally the performance improvement of the proposed multipliers is validated by implementing a higher order FIR filter. The design entry is done in VHDL and simulated using Model Sim SE 6.4 design suite from Mentor Graphics. It is then synthesized and implemented using Xilinx ISE 9.2i targeted towards Spartan 3 FPGA.

 

۱ Introduction

With the rapid advances in multimedia and communication systems, real-time signal processing and large capacity data processing are increasingly being demanded. The multiplier is an essential element of the digital signal processing such as filtering and convolution. Most digital signal processing methods use nonlinear functions such as discrete cosine transform(DCT) or discrete wavelet transform (DWT). As they are basically accomplished by repetitive application of multiplication and addition, their speed becomes a major factor which determines the performance of the entire calculation. Since the multiplier requires the longest delay among the basic operational blocks in digital system, the critical path is determined more by the multiplier[2]. Furthermore, multiplier consumes much area and dissipates more power. Hence designing multipliers which offer either of the following design targets high speed, low power consumption[3], less area or even a combination of them is of substantial research interest. Multiplication operation involves generation of partial products and their accumulation.

The speed of multiplication can be increased by reducing the number of partial products and/or accelerating the accumulation of partial products. Among the many methods of implementing high speed parallel multipliers, there are two basic approaches namely Booth algorithm and Wallace Tree compressors. This paper describes an efficient implementation of a high speed parallel multiplier using both these approaches. Here two multipliers are proposed. The first multiplier makes use of the Radix-4 Booth Algorithm with 3:2 compressors while the second multiplier uses the Radix-8 Booth algorithm with 4:2 compressors. The design is structured for m x n multiplication where m and n can reach up to 126 bits. The number of partial products is n/2 in Radix-4 Booth algorithm while it gets reduced to n/3 in Radix-8 Booth algorithm. The Wallace tree uses Carry Save Adders (CSA) to accumulate the partial products. This reduces the time as well as the chip area. To further enhance the speed of operation, carry-look-ahead (CLA) adder is used as the final adder [4].

 

 

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

طراحی و پیاده سازی Radix 8 Multiplier پر سرعت همراه با کمپرسورهای ۸٫۲

عنوان انگلیسی مقاله:

Design and Implementation of High Speed Radix 8 Multiplier using 8:2 Compressors

 
 
 
 
 

 

 

ارسال دیدگاه

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *