دانلود رایگان ترجمه مقاله طراحی بافرهای کانال باصرفه در مصرف انرژی برای شبکه بر روی تراشه (نشریه IEEE 2009) (ترجمه ارزان – نقره ای ⭐️⭐️)

ieee2

 

 

این مقاله انگلیسی ISI در نشریه IEEE در ۷ صفحه در سال ۲۰۰۹ منتشر شده و ترجمه آن ۱۸ صفحه میباشد. کیفیت ترجمه این مقاله ارزان – نقره ای ⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

طراحی بافرهای کانال باصرفه در مصرف انرژی با مسیریاب کنارگذر کننده برای شبکه بر روی تراشه

عنوان انگلیسی مقاله:

Design of Energy-Efficient Channel Buffers with Router Bypassing for Network-on-Chips (NoCs)

 
 
 
 
 

 

مشخصات مقاله انگلیسی
فرمت مقاله انگلیسی pdf و ورد تایپ شده با قابلیت ویرایش 
سال انتشار ۲۰۰۹
تعداد صفحات مقاله انگلیسی ۷ صفحه با فرمت pdf
نوع مقاله ISI
نوع ارائه مقاله کنفرانسی
رشته های مرتبط با این مقاله مهندسی برق، مهندسی کامپیوتر، فناوری اطلاعات
گرایش های مرتبط با این مقاله معماری سیستم های کامپیوتری، مهندسی الکترونیک و شبکه های کامپیوتری
چاپ شده در مجله (ژورنال) دهمین سمپوزیوم بین المللی طراحی الکترونیکی با کیفیت – ۱۰th International Symposium on Quality Electronic Design
کلمات کلیدی شبکه- روی- تراشه ها (NOCها)، بافرهای کانال، مسیریاب کنارگذرکننده
کلمات کلیدی انگلیسی Network-on-Chips (NoCs) – Channel Buffers – Router Bypassing
ارائه شده از دانشگاه دانشکده مهندسی برق و علوم کامپیوتر، دانشگاه اوهایو، آتن
شناسه شاپا یا ISSN ۱۹۴۸-۳۲۸۷
شناسه دیجیتال – doi https://doi.org/10.1109/ISQED.2009.4810399
بیس   نیست 
مدل مفهومی  ندارد 
پرسشنامه  ندارد 
متغیر  ندارد 
رفرنس دارای رفرنس در داخل متن و انتهای مقاله
کد محصول F1693
نشریه آی تریپل ای – IEEE

 

مشخصات و وضعیت ترجمه فارسی این مقاله
فرمت ترجمه مقاله pdf و ورد تایپ شده با قابلیت ویرایش
وضعیت ترجمه انجام شده و آماده دانلود
کیفیت ترجمه ترجمه ارزان – نقره ای ⭐️⭐️
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۱۸ صفحه با فونت ۱۴ B Nazanin
ترجمه عناوین تصاویر  ترجمه شده است 
ترجمه متون داخل تصاویر ترجمه نشده است 
ترجمه ضمیمه ندارد 
ترجمه پاورقی ندارد 
درج تصاویر در فایل ترجمه درج شده است  
منابع داخل متن به صورت عدد درج شده است  
منابع انتهای متن به صورت انگلیسی درج شده است  
کیفیت ترجمه کیفیت ترجمه این مقاله پایین میباشد.

 

فهرست مطالب

چکیده
۱- مقدمه
۲- بافرهای کانال تطبیقی
۳- معماری مسیریاب
۳-۱ مسیریاب NoC عام
۳-۲ پیاده سازی کنارگذر مسیریاب
۳-۳ بافرهای مسیریاب تخصیص داده شده به صورت پویا
۴- ارزیابی عملکرد
۴-۱ تخمین توان
۴-۲ توان عملیاتی، تاخیر و توان
۵- نتیجه گیری

 

 

بخشی از ترجمه
 چکیده
معماری های شبکه بر روی تراشه (NOC) به سرعت در حال تبدیل شدن به یک راه حل جذاب برای رسیدگی به مشکلات تاخیر ارتباط داخلی در چندپردازنده های تراشه (CMPS) است. با این حال، تلفات توان افزایش یافته و بهبود عملکرد محدود، به کارگیری گسترده NOCها را کاهش داده است. در این مقاله، ما دو روش بافرهای کانال تطبیقی و خط لوله مسیریاب کنارگذرکننده را برای کاهش همزمان مصرف برق و بهبود عملکرد ترکیب می نماییم. مصرف توان را می توان با کاهش اندازه بافرهای مسیریاب کاهش داد. با این حال، همانطور که کاهش بافرهای مسیریاب به تنهایی به طور قابل توجهی عملکرد را تنزل خواهد داد، ما با استفاده از بافرهای جدید پیشنهاد شده کانال دو وظیفه ای این مورد را جبران می کنیم که اجازه می دهد تغییر مکان ها در زمان مورد نیاز روی سیم ذخیره شود. تکنیک کنارگذرکننده شبکه، از طرف دیگر، اجازه می دهد تا تغییر مکان های خط لوله مسیریاب کنارگذر شود نمایند و در نتیجه از بافرهای مسیریاب جلوگیری می کند. ما دو تکنیک را ترکیب می کنیم و برای حفظ تغییر مکان ها روی سیم ها از منبع به مقصد تلاش نماییم. نتایج شبیه سازی های ما در مورد روش ارائه شده با ترکیب دو روش، کاهش توان کلی ۶۲٪ را در خط اصلی ارائه می دهد و عملکرد (توان و زمان تاخیر) بیش از ۱۰٪ بهبود می یابد.
 
۱- مقدمه
همانطور که صنعت، معماری های چند هسته ای شامل ده ها و صدها هسته را در آینده ایجاد می کند، شبکه های ارتباط داخلی بر روی تراشه به عنوان یک کاندیدای امیدوار کننده برای حل مشکل تاخیر-سیم پدید آمده است که چندپردازنده های تراشه کنونی (CMP)با آن مواجه هستند [۱],[۲]. هرچند، یکی از چالش های مهم پژوهشی کنونی که طراحان شبکه ارتباط داخلی بر روی تراشه در حال حاضر با آن مواجه هستند، مشکل اتلاف توان است. [۳]. به طور مثال، در معماری پردازنده Intel TeraFLOPS، ارتباط داخلی، بیش از ۲۸٪ از بودجه توان کل را زمانی که بودجه توان مورد انتظار باید کمتر از ۱۰ درصد باشد، مصرف می کند. [۴] معماری های NoC، به ترتیب برای انتقال داده ها و مسیریابها به منظور وظایف ذخیره سازی، واسطه گری و سوییچینگ انجام شده توسط بافرهای ورودی، داوران و کراس بار (کراس بار) توسط لینک هایی مشخص می شود. توان برای برقراری ارتباط داده ها در سراسر لینک ها و همچنین برای تغییر و ذخیره سازی در مسیریابها تلف می شود [۳]. با نیاز رو به افزایش برای معماری های کم توان، تحقیقات NoC روی بهینه سازی طراحی بافر [۵]، [۶]، [۷]، به حداقل رساندن توان کراس بار [۴]، [۸]، و استفاده از اتصالات داخلی سه بعدی متمرکز شده است [۹].
طراحی مسیریاب مدولار تضمین می کند که پهنای باند شبکه و ذخیره سازی به طور مساوی بین همه کانال های ورودی و بسته ها به اشتراک گذاشته می شود. این به اشتراک گذاری موثر از منابع (بافرها و کانال) با پیاده سازی مسیریابی، کانال مجازی (VC) و سوییچ نمودن وظایف تخصیص در حوزه مسیریاب بر مبنای گام به گام به دست می آید. در حالی که به اشتراک گذاری منابع، به کاربرد بهبود می بخشد، به تاخیرات اضافی دیده شده توسط هر بسته/تغییر مکان عبوری از منبع به مقصد منجر می گردد. به تازگی، Express Virtual Channel (EVCs) [10] بر اساس کنترل جریان، کنارگذر کردن بافرینگ برای برخی از بسته های شبکه، داوری، و تعویض کراس بار را در یک بعد از مسیریاب های روی تراشه میسر نموده است و در نتیجه زمان بیکاری و کاهش مصرف برق را بهبود داده است. با این حال، در دسترس بودن بافر از طریق سیستم مبتنی بر اعتبار و اطلاعات VC باید به صراحت در سراسر گره های متعدد EVC دارای برقراری ارتباط گردد که به نوبه خود باعث افزایش پیچیدگی طراحی می شود. NOCHI [11] اخیر طراحی شده توسط EVCها با میسر نمودن انتشار اطلاعات بافر/VC برای تمام گره ها با استفاده از سیم های کم نوسان چند نقطه ای گسترش یافته است که بر برخی از کاستی های طراحی EVC غلبه نموده است. با این حال، NOCHI متکی به استفاده از سیم های کلی است که نیاز به یک صفحه کنترل جداگانه دارد. این صفحه کنترل اضافی بیش از حد به مساحت می افزاید. علاوه بر این، انتشار تبادل اطلاعات در هر گره، مصرف توان را زیاد می کند (۰٫۶ mW/TX و ۰٫۴ mW/RX). با توجه به بودجه توان ضعیف، این طرح شاید در جایی مناسب باید که در آن عملکرد مانند سیستم های زمان واقعی از مصرف انرژی مهم تر است.
کاهش اندازه بافرهای مسیریاب ورودی، یک روش طبیعی برای کاهش توان خواندن / ارسال یک تغییر مکان و سربار حوزه مسیریاب می باشد. با این حال، عملکرد شبکه و کنترل جریان در ابتدا توسط بافرهای ورودی [۱۲] مشخص می شوند. اخیراً، iDEAL (لینک های مقرون در مساحت و انرژی بین مسیریاب با دو وظیفه) [۷]، [۱۳] برای کاهش اندازه بافر و مینیمم نمودن تنزل عملکرد ناشی از اندازه کاهش یافته بافر پیشنهاد شد که تکرارکننده های موجود در کانال های بین مسیریاب به عنوان بافر در طول کانال در زمان مورد نیاز، دو برابر می شوند. طرح های تحقیقاتی برای بهینه سازی عملکرد از تکرارکننده نشان داده است که تکرار نیز می توانند برای نمونه برداری و نگه داشتن مقادیر داده ها و در نتیجه ذخیر مقادیر روی کانال ها [۱۴] طراحی شوند. علاوه بر این، iDEAL استفاده از تخصیص بافر پویا را برای توانایی اشغال بافر بالاتر میسر می سازد که در آن فضا بر اساس هر تغییر مکان حفظ می شود.

 

بخشی از مقاله انگلیسی

Abstract

Network-on-chip (NoC) architectures are fast becoming an attractive solution to address the interconnect delay problems in chip multiprocessors (CMPs). However, increased power dissipation and limited performance improvements have hindered the wide-deployment of NoCs. In this paper, we combine two techniques of adaptive channel buffers and router pipeline bypassing to simultaneously reduce power consumption and improve performance. Power consumption can be decreased by reducing the size of the router buffers. However, as reducing router buffers alone will significantly degrade performance, we compensate by utilizing the newly proposed dual-function channel buffers that allow flits to be stored on wires when required. Network bypassing technique, on the other hand, allows flits to bypass the router pipeline and thereby avoid the router buffers altogether. We combine the two techniques and attempt to keep the flits on the wires from source to destination. Our simulation results of the proposed methodology combining the two techniques, yield a overall power reduction of 62% over the baseline and improve performance (throughput and latency) by more than 10%.

 

۱ Introduction

As the industry builds multi-core architecture involving tens and hundreds of cores in the future, on-chip interconnection networks have emerged as a promising candidate for solving the wire-delay problem facing current chip multiprocessors (CMPs) [1], [2]. However, one of the major research challenges currently faced by on-chip interconnection network designers is that of power dissipation [3]. For example, in the Intel TeraFLOPS processor architecture, the interconnect consumes more than 28% of the total power budget, when the expected power budget should be less than 10% [4]. NoC architectures are characterized by the links for data transmission and the routers for storing, arbitration and switching functions performed by input buffers, arbiters and the crossbar respectively. Power is dissipated both for communicating data across links as well as for switching and storage within the routers [3]. With the increasing need for low power architectures, NoC research has focused on optimizing buffer design [5], [6], [7], minimizing crossbar power [4], [8], and utilizing 3D interconnects [9].

Modular router design ensures that the network bandwidth and storage is shared evenly among all the input channels and packets. This effective sharing of resources (buffer and channel) is achieved by implementing routing, virtual channel (VC) and switch allocation functionalities within the router on a hop-by-hop basis. While the sharing of resources improves the utilization, it also leads to excessive delays seen by every packet/flit traversing from source to destination. Recently, Express Virtual Channel (EVCs) [10] based flow control allowed some network packets to bypass buffering, arbitration and crossbar switching within a single dimension of the on-chip routers, thereby improving latency and reducing power consumption. However, buffer availability through credit based system and VC information has to be explicitly communicated across multiple EVC nodes, which in turn increases the complexity of the design. Recent NOCHI [11] design extended EVCs by allowing buffer/VC information to be broadcast to all nodes using low-swing multi-drop wires which overcomes some of the shortcomings of EVC design. However, NOCHI relies on the use of global wires which requires a separate control plane. This extra control plane adds excessive area. Additionally, broadcasting of communication information across every node adds power (0.6 mW/TX and 0.4 mW/RX). Given the tight power budget, this design maybe suitable where performance is more critical than power consumption such as real-time systems.

Reducing the size of the input router buffers is a natural approach to reduce the power to read/write a flit and area overhead of the router. However, the network performance and flow control is primarily characterized by the input buffers [12]. Recently, iDEAL (inter-router Dual-function Energy and Area-efficient Links) [7], [13] proposed to reduce the size of the buffer and to minimize the performance degradation due to the reduced buffer size, the already existing repeaters along the inter-router channels are doubled as buffers along the channel when required. Research initiatives into optimizing the performance of the repeaters have shown that the repeaters can also be designed to sample and hold data values thereby storing values on the channels [14]. In addition, iDEAL makes use of dynamic buffer allocation to enable a higher buffer occupancy where space is reserved on a per flit basis.

 

 

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

طراحی بافرهای کانال باصرفه در مصرف انرژی با مسیریاب کنارگذر کننده برای شبکه بر روی تراشه

عنوان انگلیسی مقاله:

Design of Energy-Efficient Channel Buffers with Router Bypassing for Network-on-Chips (NoCs)

 
 
 
 
 

 

 

ارسال دیدگاه

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *