دانلود رایگان ترجمه مقاله ارتباطات بی سیم با استفاده از گرافن برای معماری های گسترده چند هسته ای (نشریه IEEE 2013) (ترجمه ارزان – نقره ای ⭐️⭐️)

ieee2

 

 

این مقاله انگلیسی ISI در نشریه IEEE در ۷ صفحه در سال ۲۰۱۳ منتشر شده و ترجمه آن ۱۶ صفحه میباشد. کیفیت ترجمه این مقاله ارزان – نقره ای ⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

ارتباط بی سیم با استفاده از گرافن برای معماری های گسترده چند هسته ای

عنوان انگلیسی مقاله:

Graphene-enabled Wireless Communication for Massive Multicore Architectures

 
 
 
 
 

 

مشخصات مقاله انگلیسی
فرمت مقاله انگلیسی pdf و ورد تایپ شده با قابلیت ویرایش 
سال انتشار ۲۰۱۳
تعداد صفحات مقاله انگلیسی ۷ صفحه با فرمت pdf
نوع مقاله ISI
نوع ارائه مقاله ژورنال
رشته های مرتبط با این مقاله مهندسی کامپیوتر
گرایش های مرتبط با این مقاله معماری سیستم های کامپیوتری، سخت افزار
چاپ شده در مجله (ژورنال) مجله ارتباطات – Communications Magazine
کلمات کلیدی شبکه بر روی تراشه، پردازشگر چند هسته ای، بی سیم، گرافن، آنتن ها، تراهرتز، معماری، چند هسته ای، در حال ظهور
کلمات کلیدی انگلیسی Network-on-Chip – Multicore Processor – Wireless, Graphene – Antennas – Terahertz – Architecture – Manycore – Emerging
ارائه شده از دانشگاه دانشگاه پلی تکنیک کاتالونیا
نمایه (index) Scopus – Master Journals – JCR – Master ISC
شناسه شاپا یا ISSN ۰۱۶۳-۶۸۰۴
شناسه دیجیتال – doi https://doi.org/10.1109/MCOM.2013.6658665
ایمپکت فاکتور(IF) مجله ۱۲٫۷۲۷ در سال ۲۰۱۹
شاخص H_index مجله ۲۱۳ در سال ۲۰۲۰
شاخص SJR مجله ۲٫۳۷۳ در سال ۲۰۱۹
شاخص Q یا Quartile (چارک) Q1 در سال ۲۰۱۹
بیس  نیست 
مدل مفهومی  ندارد 
پرسشنامه  ندارد 
متغیر  ندارد 
رفرنس دارای رفرنس در داخل متن و انتهای مقاله
کد محصول F1681
نشریه آی تریپل ای – IEEE

 

مشخصات و وضعیت ترجمه فارسی این مقاله
فرمت ترجمه مقاله pdf و ورد تایپ شده با قابلیت ویرایش
وضعیت ترجمه انجام شده و آماده دانلود
کیفیت ترجمه ترجمه ارزان – نقره ای ⭐️⭐️
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش  ۱۶ صفحه (۱ صفحه رفرنس انگلیسی) با فونت ۱۴ B Nazanin
ترجمه عناوین تصاویر و جداول ترجمه شده است  
ترجمه متون داخل تصاویر ترجمه شده است 
ترجمه متون داخل جداول ترجمه شده است 
ترجمه ضمیمه ندارد 
ترجمه پاورقی ندارد 
درج تصاویر در فایل ترجمه درج شده است  
درج جداول در فایل ترجمه درج شده است  
منابع داخل متن به صورت عدد درج شده است  
منابع انتهای متن به صورت انگلیسی درج شده است  
کیفیت ترجمه کیفیت ترجمه این مقاله پایین میباشد.

 

فهرست مطالب

چکیده
I- مقدمه
II- شبکه بندی روی تراشه مدرن
A شبکه سه بعدی روی تراشه
B اتصالات داخلی RF
C شبکه فتونیک روی تراشه
D شبکه بی سیم بر روی تراشه
III- شبکه های بی سیم بر روی تراشه مبتنی بر گرافن
محدودیت های پهنای باند و سطح
ارتباطات چندپخشی و همه به همه
مدولاریته
IV- موضوعات باز و چالش های تحقیقاتی
خواص آنتن
پیاده سازی
ارتباطات و شبکه
معماری چند هسته ای
V- نتیجه گیری

 

 

بخشی از ترجمه
 چکیده
روندهای کنونی در طراحی معماری ریز پردازنده منجر به یک افزایش شدید در موازی سازی در سطح هسته شده است که در آن یک تعداد معین از پردازنده های مستقل و یا هسته ها به هم پیوسته می باشند. از آنجا که تنگنای اصلی، حرکت از محاسبات به ارتباطات پیش بینی شده است، ابزارهای کارآمد و مقیاس پذیر از ارتباط بین هسته ای برای تضمین بهبودهای عملکرد ثابت در پردازنده های چند هسته ای بسیار مهم می باشد. همانطور که تعداد هسته ها رشد می کند، هنوز مشخص نیست که آیا پیشنهادهای اولیه، از جمله الگوی شبکه بر روی تراشه (NOC)، شرایط سخت این سناریو را تامین می کند یا خیر. در این مقاله، یک حوزه پژوهشی جدید ارائه شده است که در آن معماری های چند هسته ای گسترده دارای قابلیت های ارتباطی بی سیم در سطح هسته هستند. این هدف با استفاده از آنتن های مسطح مبتنی بر گرافن عملی می شود که می تواند سیگنال ها را در باند تراهرتز تشعشع نماید در حالی که استفاده از سطح تراشه از همتایان فلزی آن کمتر است. برای بهترین آگاهی ما، این اولین کاری است که به بحث در مورد استفاده از ارتباط بی سیم، فعال شده با گرفتن برای پردازنده های چند هسته ای گسترده می پردازد. چنین سیستم های بی سیم، رادیو و تلویزیون، انتشار به ایستگاه های کاری مختلف، ارتباطات همه با همه را را فعال می سازد و همچنین به طور قابل توجهی بسیاری از مسائل موجود در محیط های هسته ای انبوه، از جمله مشکلات انسجام داده ها، یکپارچگی، هماهنگی و ارتباطات را کاهش می دهد. چندین چالش تحقیقاتی آزاد مربوط به پیاده سازی، ارتباطات و معماری چند هسته اشاره می شود که راه را برای تحقیقات آینده در این زمینه چند رشته ای هموار می کند.
 
۱- مقدمه
در طول چند دهه، پیشرفت فناوری در مدارهای دیجیتال، به عنوان مثال، تکنیک های ساخت دقیق، کاهش مداوم در اندازه ترانزیستورها را میسر نموده است. این تمایل، ادغام ترانزیستورهای بیشتر را در یک تراشه میسر نموده است و منجر به افزایش عملکرد بسیار بالا و کاهش هزینه در هر ترانزیستور شده است. به عنوان سطح یکپارچه سازی روش های فوق العاده ادغام در مقیاس بزرگ (ULSI)، تاخیر ارتباطی داخل تراشه و مصرف توان تبدیل به موانع عمده شهد است که از ادامه روند تعیین شده توسط قانون Moore جلوگیری می کند.
علاوه بر این، دلایل اصلی برای کاهش بازده عملکرد این روند مقیاس بندی به شرح زیر است. با کاهش عرض سیم ها بر روی تراشه، مقاومت آنها و در نتیجه تأخیر مقاومتی در برابر خازنی (RC) به میزان قابل توجهی افزایش می یابد. همچنین، با توجه به افزایش فرکانس های ساعت که کاهش زمان های نماد را تحمیل می کند، شارژ و تخلیه سیم در زمان معین یک مشکل بسیار چالش برانگیز شده است. در نهایت، تقاضای پویای توان در مورد یک ترانزیستور اکسید فلزی نیمه هادی مکمل (CMOS) متناسب با فرکانس عملکرد آن و در درجه دوم متناسب با ولتاژ مدار رشده کرده است که نیاز به ولتاژ پایین و طرح های فرکانس محدود شده را توجیه می کند. گرافن به لطف ویژگی های نویدبخش خود، می تواند تدبیری برای ترانزیستورها با سرعت بالا و مصرف توان کمتر نسبت به ادوات CMOS سنتی باشد. با این حال، چنین ترانزیستورهایی، تا کنون، برای کاربرد آن در مدارات RF و نه در محاسبات دیجیتال، به دلیل عدم وجود ذاتی شکاف باند در گرافن، پیش بینی شده اند [۱].
از آنجا که عملکرد بهتر دیگر از طریق افزایش فرکانس ساعت به دلایلی که در بالا اشاره شد دست یافتنی نیست، روند طبیعی در طراحی معماری ریز پردازنده، بهبود عملکرد با استفاده از معماری موازی است. موازی سازی توسط اتصال داخلی چند پردازنده مستقل که یک تراشه چند پردازنده (CMP) را تشکیل می دهند به دست می آید و به سمت ظهور اخیر پردازنده های چند هسته ای و پردازنده با بسیاری از هسته ها به عنوان مثال، بیش از ۱۶ هسته، منجر شده است. تنگنای عملکرد اصلی این سیستم ها در حال حاضر توسط مجموعه الزامات ارتباطات داخل تراشه توسط انسجام و هماهنگ سازی، در میان دیگر عملیات های مشترک و لازم در محیط های چند هسته ای تعریف شده است. در این زمینه، الگوی شبکه بر روی تراشه (NOC) برای ارتقای عملکرد سیستم های CMP با ارائه ارتباط مقیاس پذیر و کارآمد بین هسته از طریق ارتباطات داخلی سیمی مسیریابی شده ارائه شده است. این رویکرد در مقابل معماری های مبتنی بر باس سنتی رخ داد که مقیاس بندی آنها بر حسب تاخیر و بازده انرژی ناشی از ماهیت مالتی پلسینگ تقسیم زمانی آن، زمانی که تعداد هسته ها زیاد می شد، ضعیف بود.

 

بخشی از مقاله انگلیسی

Abstract

Current trends in microprocessor architecture design are leading towards a dramatic increase of core-level parallelization, wherein a given number of independent processors or cores are interconnected. Since the main bottleneck is foreseen to migrate from computation to communication, efficient and scalable means of inter-core communication are crucial for guaranteeing steady performance improvements in many-core processors. As the number of cores grows, it remains unclear whether initial proposals, such as the Network-on-Chip (NoC) paradigm, will meet the stringent requirements of this scenario. This position paper presents a new research area where massive multicore architectures have wireless communication capabilities at the core level. This goal is feasible by using graphene-based planar antennas, which can radiate signals at the Terahertz band while utilizing lower chip area than its metallic counterparts. To the best of our knowledge, this is the first work that discusses the utilization of graphene-enabled wireless communication for massive multicore processors. Such wireless systems enable broadcasting, multicasting, all-to-all communication, as well as significantly reduce many of the issues present in massively multicore environments, such as data coherency, consistency, synchronization and communication problems. Several open research challenges are pointed out related to implementation, communications and multicore architectures, which pave the way for future research in this multidisciplinary area.

 

۱ Introduction

ircuits, i.e., precise manufacturing techniques, have enabled a steady reduction in the size of transistors. Such tendency has allowed the integration of more transistors on the same chip and resulted in a very high performance increase and cost decrease per transistor. As the level of integration approaches Ultra-Large-Scale Integration (ULSI), the intra-chip communication latency and power consumption become major barriers that prevent the continuation of the trend set by the Moore’s Law.

Indeed, the main reasons for the diminishing performance returns of such downscaling trend are as follows. By reducing the width of the on-chip wires, their resistance and therefore the resistive-capacitive (RC) delay are significantly increased. Also, by taking into account the increased clock frequencies imposing reduced symbol times, the charging and discharging the wire within the allotted time becomes a very challenging problem. Finally, the dynamic power demand of a Complementary Metal Oxide Semiconductor (CMOS) transistor grows proportionally to its operation frequency and quadratically to the circuit voltage, justifying the need for lowvoltage and frequency-limited designs. Graphene, thanks to its extremely promising properties, could enable the devising of transistors with higher speed and lower energy consumption than traditional CMOS devices. However, such transistors are, thus far, projected for its application in RF circuits rather than in digital computation, due to the intrinsic absence of band gap in graphene [1].

Since better performance is no longer achievable through an increase in clock frequency due to the reasons pointed out above, the natural trend in microprocessor architecture design is to improve the performance by means of parallel architectures. Parallelization is achieved by interconnecting several independent processors forming a Chip Multiprocessor (CMP), and has led towards the recent emergence of multicore and manycore, i.e., more than 16 cores, processors. The main performance bottleneck in these systems is currently defined by the intra-chip communication requirements set by coherency or synchronization, among other common and necessary operations in multicore environments. In this context, the Network-on-Chip (NoC) paradigm was proposed to increase the performance of CMP systems by providing scalable and efficient inter-core communication through wireline routed interconnections. This approach arose as opposed to the traditional bus-based architectures, which scale poorly in terms of delay and energy efficiency due to its time division multiplexing nature, when the number of cores is increased.

 

 

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
عنوان فارسی مقاله:

ارتباط بی سیم با استفاده از گرافن برای معماری های گسترده چند هسته ای

عنوان انگلیسی مقاله:

Graphene-enabled Wireless Communication for Massive Multicore Architectures

 
 
 
 
 

 

 

ارسال دیدگاه

نشانی ایمیل شما منتشر نخواهد شد.