دانلود رایگان ترجمه مقاله کمینه سازی مدارهای ترکیبی سه بعدی CNTFET با خنثی سازی تکنیک لیترال – اسپرینگر 2014

به حداقل رساندن مدارهای ترکیبی سه تایی CNTFET با استفاده از خنثی سازی تکنیک لیترال

Minimization of CNTFET Ternary Combinational Circuits Using Negation of Literals Technique

چکیده

یک طراحی چند-آستانه ای را می توان با استفاده از به کارگیری نانولوله های کربنی (CNTها) با قطرهای مختلف به دست آورد, زیرا ولتاژ آستانه ترانزیستور اثر میدانی نانولوله کربنی (CNTFET) بستگی به قطر CNT دارد. در این مقاله، این ویژگی برای طراحی مدارهای منطقی سه گانه به منظور دستیابی به عملکرد بهبود یافته مورد استفاده قرار می گیرد. ما طراحی جدیدی را برای مدارهای ترکیبی سه تایی مبتنی بر-CNTFET مانند نیمه جمع کننده، جمع کننده کامل، نیمه کم کننده، کم کننده کامل و مقایسه کننده با استفاده از خنثی سازی تکنیک لیترال ارائه می نماییم. نتایج گسترده شبیه سازی با استفاده از شبیه ساز Synopsis HSPICE نشان می دهد که استفاده از بهبود 5-145 برابری تکنیک جدید در محصول تاخیر توان را می توان با تعداد کاهش یافته گیت ها در مقایسه با طراحی گیت ترکیبی سه تایی-باینری موجود به دست آورد.

1. مقدمه
منطق چند-مقداری, خصوصیات بولی کلاسیک متغیرها را با چند مقدار متناهی یا نامتناهی مانند منطق سه گانه [1] و یا منطق فازی جایگزین می کند، زیرا تعداد سیگنال های درگیر در ارتباطات را که موجب افزایش محتوای اطلاعات می شود کاهش می دهد و در نتیجه موجب کاهش پیچیدگی اتصالات داخلی و مساحت تراشه می شود [2-4]. هدف نهایی استفاده از منطق چند-مقداری بر منطق دودویی اینست که (I) مساحت تراشه را می توان با انتقال اطلاعات بیشتر MVL از طریق هر یک از سیم ها کاهش داد, (II) پیچیدگی مدار را می توان کاهش داد زیرا هر عنصر MVL می تواند اطلاعات بیشتری را نسبت به عنصر باینری پردازش نماید و (III) سرعت انتقال اطلاعات سریال می تواند سریع تر از زمان انتقال اطلاعات PU افزایش یابد. مدارهای سه تایی نسبت به دیگر منطق های MVL از اهمیت نظری برخوردار هستند زیرا (i) 3, ریشه کوچکتر بزرگتر از توابع دوتایی و سه تایی است و این مدارات دارای شکل و ساختار ساده تر هستند (ii) ضرب ریشه و تعداد سیگنال ها بر هزینه و پیچیدگی مدارهای MVL تاثیر دارد، مدارهای سه تایی مقرون به صرفه تر خواهند بود (iii) همان سخت افزار از منطق سه گانه متعادل (1، 0، -1) برای جمع و تفریق استفاده می شود، و (iv) 3 یک توان انتگرال از 2 نیست، تحقیق در مورد منطق سه گانه, تکنیک های طراحی را نشان می دهد که در مطالعه منطق باینری یا MVL دیگر نادیده گرفته شده اند.
با استفاده از منطق سه گانه، عملیات های محاسباتی موازی-سریال و سریال را می توان سریع تر انجام داد. در بسیاری از موارد، منطق MVL با منطق باینری ترکیب شده است تا عملکرد فن آوری هایCMOS ارتقا یابد [5]. سه نوع از مدارات MVL, حالت-جریان، حالت-ولتاژ و حالت هیبرید و یا حالت ترکیبی هستند. چند مدارات MVL حالت-جریان ساخته شده اند که کارکردهای بهتر را در مقایسه با مدارهای باینری نشان داده اند [6-8]. اما مصرف توان مدارهای حالت-جریان با توجه به ماهیت ذاتی جریان ثابت آن در طول عملیات بالا است. مدارهای حالت ولتاژ تنها در طول سوئیچینگ سطح منطقی, یک جریان بزرگ را مصرف می کنند و در نتیجه مصرف برق کمتری دارند.
طراحی منطق چند-مقداری به خودی خود در فناوری نانو برای سرعت بهبودهای توان مورد نیاز در سیستم های دیجیتال کافی نیست, در نتیجه دستگاه های جدید و مدارهای کشف شده برای جایگیزینی سیلیکون در ترانزیستورهای مقیاس نانو مورد بررسی قرار گرفته اند. در میان همه، CNTFET یک جایگزین امیدوارکننده برای دستگاه های معمولی است و دلیل آن توان کم و طراحی با کارایی بالا با توجه به حمل و نقل بالستیک و ویژگی های جریان خاموش آن می باشد [9-13]. طراحی چند-آستانه به اثرات بدنه ترانزیستور بستگی دارد که برای ولتاژهای بایاس متفاوت برای ترمینال بالک ترانزیستور اعمال می شود. زمانی که ولتاژ آستانه یک CNTFET توسط قطر CNT تعیین می شود, یک طراحی چند-آستانه را می توان با استفاده از نانولوله های کربنی با قطرهای مختلف در مدل CNTFET به دست آورد.
دامنه کاربرد این مقاله, پیاده سازی طراحی منطقی چند-مقداری جدید مبتنی بر CNTFETهای چند-آستانه برای کشف امکانات و مزایا در تحقق مدارهای CNTFET با کاهش T-گیت با استفاده از خنثی سازی روش لیترال ها می باشد. در این مقاله، طراحی جدید برای مدارهای ترکیبی CNTFET پیشنهاد، توصیف و ارزیابی شده است. نتایج شبیه سازی گسترده با استفاده از شبیه ساز Synopsys HSPICE, مزایای قابل توجهی از طرح پیشنهادی را از نظر سرعت و مصرف برق در مقایسه با طراحی منطقی چند-مقداری موجود نشان می دهد.

Abstract

A multi-threshold design can be achieved by employing carbon nanotubes (CNTs) with different diameters, as the threshold voltage of the carbon nanotube field effect transistor (CNTFET) depends on the diameter of the CNT. In this paper, this feature is exploited to design ternary logic circuits for achieving improved performance. We presented new design for CNTFET-based ternary combinational circuits such as half adder, full adder, half subtractor, full subtractor and comparator using negation of literals technique. Extensive simulation results using Synopsis HSPICE simulator demonstrate that using new technique 5–145 times improvement in power delay product can be achieved with reduced gate count compared to the existing ternary–binary combinational gate design.

1 Introduction

Multi-valued logic replaces the classical Boolean characterization of variables with either finitely or infinitely many values such as ternary logic [1] or fuzzy logic, since it reduces the number of signals involved in the communication increasing their information content, thereby reducing complexity of interconnects and chip area [2–4]. Ultimate goal of using multi-valued logic over binary logic is that (i) Chip area can be reduced by transmitting more MVL information through each wire than binary (ii) Complexity of the circuit may be decreased since each MVL element can process more information than binary element and (iii) speed of serial information transmission can be faster since the transmitted information p.u time is increased. Ternary circuits may be of more theoretical significance than other MVL logics as (i) 3 is the smaller radix greater than binary and ternary functions and circuits have the simpler form and construction, (ii) the product of radix and the number of signals have impact on the cost or complexity of MVL circuits, ternary circuits will be more economical, (iii) the same hardware of balanced ternary logic (1, 0, −1) is used for addition and subtraction, and (iv) 3 is not an integral power of 2, research on ternary logic may reveal design techniques that are overlooked in the study of binary or other MVL logic. By employing ternary logic, serial and serial parallel arithmetic operations can be carried out faster. In many cases, MVL logic has been combined with binary logic to enhance the performance of CMOS technologies [5]. Three kinds of MVL circuits are current-mode, voltage-mode and mixedmode or hybrid mode. Several current-mode MVL circuits have been fabricated which show better performances compared to binary circuits [6–8]. But the power consumption of current mode circuits is high due to their inherent nature of constant current flow during the operation. Voltage mode circuits consume a large current only during the logic level switching, thus offering less power consumption. The multi-valued logic design by itself is not enough in nanotechnology for speed of power improvements needed in digital systems, as a result new devices and circuits have been explored to replace silicon in nanoscale transistors. Among all, CNTFET is a promising alternative to replace conventional devices for low power and high performance design, due to its ballistic transport and low off current properties [9–13]. The multi-threshold design depends on the transistor body effects that apply different bias voltages to the bulk terminal of the transistors. As the threshold voltage of a CNTFET is determined by the CNT diameter, a multi-threshold design can be achieved by employing CNTs with different diameters in the CNTFET model. The scope of this paper is to implement novel multi-valued logic design based on multi-threshold CNTFETs to explore the possibilities and advantages in realizing CNTFET circuits with reduced T-gates by employing negation of literals technique. In this paper, new design for CNTFET combinational circuits is proposed, described and assessed. Extensive simulation results using Synopsys HSPICE simulator demonstrate significant advantages of proposed design in terms of speed and power consumption compared with existing multi-valued logic design.