دانلود مقاله ترجمه شده مفاهیم نوین زیرآستانه در تکنولوژی CMOS 65 نانومتری – مجله IEEE

• بخشی از ترجمه:

چکیده
در این مقاله، در مورد چالش های مختلف کار در ناحیه زیرآستانه ای در مدارهای با فناوری CMOS ۶۵ نانومتر، بحث می شود. مدارهای گوناگونی برای یافتن بهترین آرایش در ناحیه کاری زیرآستانه ای مورد بررسی قرار می گیرد و در کار با ولتاژهای تغذیه بسیار پایین شبیه سازی می گردد. برای پشتیبانی از مباحث نظری انجام شده، آرایش های گوناگون مداری مورد آزمایش و شبیه سازی قرار می گیرد. جنبه های گوناگون مدارهای فلیپ فلاپ با جزییات تشریح می شود تا بهترین توپولوژی برای استفاده در ولتاژهای تغذیه بسیار پایین و کاربردهای بسیار کم توان بررسی شود. نتایج شبیه سازی نشان می دهد مصرف توان در مدارهای پیشنهادی این مقاله، مقایسه با دیگر فلیپ فلاپ ها حداقل ٢٣% کاهش می یابد. همچنین زمان راه اندازی و زمان نگهداری نیز بهبود می یابد.
١-مقدمه
در چند سال اخیر، تلاشهای زیادی در جهت تحقیق و توسعه مدارهای کاربردی کم توان برای گرههای حسگری بی سیم تغذیه شده با باتری صورت گرفته است. اخیرا تعدادی از مقالات در این زمینه، در رابطه با استفاده از حوزه زمانی ADC به جای حوزه دامنه بحث کرده اند [١] – [۴]. در مقالات مذکور، مبدل ها را می توان تماما از مولفه مداری دیجیتال ایجاد کرد ، اما این کار شرایط بسیار بسته ای را برای مقایسه گر و مدار نمونه بردای ایجاد خواهد کرد. برای مطابقت با این شرایط، باید فلیپ فلاپ های کم توان و پرسرعت با احتمال کم زیرپایداری طراحی شود. در سالهای اخیر، با کوچک شدن مقیاس های مداری در ابعاد اتمی، جریان های نشت مداری افزایش چشمگیر داشته است که منجر به اتلاف توان بالاتر می شود.

• بخشی از مقاله انگلیسی:

Abstract

In this paper challenges observed in 65nm technology for circuits utilizing subthreshold region operation are presented. Different circuits are analyzed and simulated for ultra low supply voltages to find the best topology for subthreshold operation. To support the theoretical discussions different topologies are analyzed and simulated. Various aspects of flip-flop circuits are described in detail to study which topology would be most suitable for ultra low supply voltage and low-power applications. Simulation results show that the power consumption decreases by at least 23% compared with other flip-flops. Also, the setup time and the hold time are improved.

۱٫ Introduction

In the last few years, large efforts have been made in research and development on low energy circuits for battery operated wireless sensor nodes. Recently a number of papers reporting ADC’s utilizing time-domain instead of amplitude domain have been reported [1]-[4]. This class of converters may be built entirely of digital components, but this would put strict requirements on the comparator and sampling circuitry. To meet these requirements low power and high speed flip-flops with a sufficiently low possibility for metastability must be designed. Recently, as we approach atomic scale devices, leakage currents have increased dramatically, leading to higher static power dissipation. Therefore, leakage must be taken into consideration when evaluating these circuits since it has become a significant contributor to the overall power consumption in deepsubmicron CMOS processes.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله