گروه آموزشی ترجمه فا اقدام به ارائه ترجمه مقاله با موضوع ” کاربرد سبک معماری آرایه سیستولیک در طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA ” در قالب فایل ورد نموده است که شما عزیزان میتوانید پس از دانلود رایگان مقاله انگلیسی و نیز مطالعه نمونه ترجمه و سایر مشخصات، ترجمه را خریداری نمایید.
| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA با استفاده از سبک معماری آرایه سیستولیک |
| عنوان انگلیسی مقاله: |
VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture |
|
|
| مشخصات مقاله انگلیسی (PDF) | |
| سال انتشار مقاله | 2013 |
| تعداد صفحات مقاله انگلیسی | 14 صفحه با فرمت pdf |
| رشته های مرتبط با این مقاله | مهندسی برق و مهندسی کامپیوتر |
| گرایش های مرتبط با این مقاله | مهندسی الکترونیک، مدارهای مجتمع الکترونیک، مهندسی الگوریتم ها و محاسبات و سخت افزار |
| مجله مربوطه | مجله بین المللی الکترونیک – International Journal of Electronics |
| دانشگاه تهیه کننده | گروه مهندسی برق، دانشگاه ملی فرموزا، تایوان |
| کلمات کلیدی این مقاله | VLSI، رمزشناسی، RSA، 2084 بیت، آرایه سیستولیک |
| رفرنس | دارد |
| لینک مقاله در سایت مرجع | لینک این مقاله در سایت Taylor & Francis |
| نشریه | تیلور و فرانسیس – Taylor & Francis |
| مشخصات و وضعیت ترجمه فارسی این مقاله (Word) | |
| تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش و فونت 14 B Nazanin | 18 صفحه |
| ترجمه عناوین تصاویر و جداول | ترجمه شده است |
| ترجمه متون داخل تصاویر | ترجمه نشده است |
| ترجمه متون داخل جداول | ترجمه نشده است |
| درج تصاویر در فایل ترجمه | درج شده است |
| درج جداول در فایل ترجمه | درج شده است |
| درج فرمولها و محاسبات در فایل ترجمه به صورت عکس | درج شده است |
- فهرست مطالب:
1- مقدمه
2- الگوریتم
2-1- عملیات به توان رساندن واحد
2-2- عملیات ضرب واحد
3- طراحی RSA VLSI
3-1- واحدهای ورودی/خروجی
3-2- واحد رجیسترها
3-3- واحد حساب
3-4- واحد کنترل
5- نتیجه گیری
- بخشی از ترجمه:
5- نتیجه گیری
در این مقاله ما روش باینری را برای جداسازی به توان رساندن واحد به یک مجموعه از ضرب های واحد اعمال کردیم که با استفاده از الگوریتم Walter بدست آمد. ما مفهوم آرایه سیستولیک برای طراحی این تراشه رمزگذاری/رمزگشایی RSA دارای پیکربندی را بر اساس الگوریتم مونتگمری با معماری اصلاح شده با استفاده از زبان سخت افزاری VHDL اعمال نمودیم. طراحی انجام شد و با تکنولوژی TimeMill با TSMC/CIC 0.35 μm 1P4M تایید شد که مساحت آن می تواند به 3.9*3.9 mm2 بدون DFT کاهش یافت و میزان baud میانگین آن می تواند به 10.84 Kbps در یک ساعت 100MHz برسد.
- بخشی از مقاله انگلیسی:
5. Conclusion
In this paper, we employ the binary method to split modular exponentiation into a series of modular multiplications, which is then achieved by using the Walter algorithm. We applied the concept of systolic array to design this configurable RSA encryption / decryption chip based on the Montgomery algorithm with modified architecture by using VHDL hardware language. The design was implemented and verified by the TimeMill with TSMC/CIC 0.35 µm 1P4M technology that its area can be reduced to 3.93.9 mm2 without the DFT and its average baud rate can reach 10.84 Kbps under a 100MHz clock.
|
تصویری از مقاله ترجمه و تایپ شده در نرم افزار ورد |
|
|
| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
کاربرد سبک معماری آرایه سیستولیک در طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA |
| عنوان انگلیسی مقاله: |
VLSI Design of a RSA Encryption/Decryption Chip using Systolic Array based Architecture |
|
|