| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
معماری طراحی شراکتی سخت افزار / نرم افزار برای آزمایش آنلاین در ریزپزدازنده های تراشه |
| عنوان انگلیسی مقاله: |
Hardware/Software Codesign Architecture for Online Testing in Chip Multiprocessors |
|
|
| مشخصات مقاله انگلیسی و ترجمه فارسی | |
| سال انتشار | 2011 |
| تعداد صفحات مقاله انگلیسی | 14 صفحه با فرمت pdf |
| تعداد صفحات ترجمه مقاله | 41 صفحه با فرمت word به صورت تایپ شده با قابلیت ویرایش |
| رشته های مرتبط با این مقاله | مهندسی کامپیوتر |
| گرایش های مرتبط با این مقاله | رایانش ابری، مهندسی نرم افزار، سخت افزار، معماری کامپیوتر و الگوریتم ها و محاسبات |
| مجله | نتیجه یافته ها در حوزه محاسبات قابل اعتماد و امن
(transactions on dependable and secure computing) |
| دانشگاه | گروه برق و مهندسی کامپیوتر، دانشگاه ماساچوست |
| کلمات کلیدی | تراشه چند پردازنده (CMP)، تشخیص خطاهای دشوار، تنزل پارامتری، سخت افزار / نرم افزار اشتراکی |
| شناسه شاپا یا ISSN | ISSN 1545-5971 |
| رفرنس | دارد |
| لینک مقاله در سایت مرجع | لینک این مقاله در سایت IEEE |
| نشریه | IEEE |
- بخشی از ترجمه:
چکیده
همانطور که صنعت نیمه رسانا فشار بی رحمانه خود را به وسیله فناوری های نانو CMOS ادامه می دهد ، قابلیت اطمینان طولانی مدت دستگاه و وقوع خطاهای دشوار به عنوان نگرانی عمده ای پدیدار شده است. قابلیت اطمینان طولانی مدت دستگاه شامل تنزل پارامتری است که منجر به اتلاف عملکرد و نیز خطاهای دشوار می گردد که موجب اتلاف functionality می شود. در نقشه جاده ITRS گزارش شده است که تأثیر آزمایش سوختن مرسوم در افزایش عمر محصول در حال فرسوده شدن است. بنابراین به منظور حصول اطمینان از قابلیت اطمینان کافی محصول ، کشف خطا و پیکربندی مجدد سیستم می بایست در زمان اجرا در میدان انجام شود. گرچه ساختارهای حافظه منظم در مقابل خطاهای دشوار با استفاده از کدهای تصحیح خطا حفاظت شده اند ، بسیاری از ساختارها در داخل هسته ها فاقد حفاظ باقی مانده اند. چندین روش آزمایش آنلاین مطرح شده به آزمایش همزمان متکی اند یا به صورت دوره ای در فواصل معین صحت را کنترل می کنند. این روش ها به علت تلاش طراحی قابل توجه و هزینه سخت افزاری جالب توجه اما محدود هستند. علاوه بر این کمبود قابل مشاهده بودن و قابل کنترل بودن حالات ریزمعماری منجر به رکود طولانی و ذخیره سازی وسیعی از الگوهای Golden می گردد. ما در این مقاله یک الگوی کم هزینه را به منظور کشف و اشکال زدایی خطاهای دشوار به وسیله دانه دانه بودن ریز در داخل هستته ها و در حال کار نگه داشتن هسته های معیوب با قابلیت و عملکرد تحلیل رفته بالقوه پیشنهاد می کنیم. راه حل شامل هر دو سخت افزار و نرم افزار زمان اجرا بر اساس مفهوم ماشین مجازی طراحی شراکتی می باشد که دارای قابلیتی جهت کشف ، اشکال زدایی و تفکیک خطاهای مشکل در ساختارهای آرایه غیر پنهان کوچک ، واحدهای اجرایی ، و منطق ترکیبی در داخل هسته ها است. ثبات های signature سخت افزاری به منظور تسخیر ردّپای اجرا در خروجی واحد های در حال کار در داخل هسته ها مورد استفاده قرار می گیرند. یک لایه نرم افزاری زمان اجرای ( microvisor ) تابعی را همزمان بر روی چند هسته به منظور تسخیر ردپای signature در سرتاسر هسته ها جهت کشف ، اشکال زدایی و تفکیک خطاهای دشوار آغاز می نماید. نتایج نشان می دهند که با استفاده از مجموعه هدفمندی از دنباله آزمایش تابعی ، خطاها می توانند برای یک سطح دانه دانه ریز در داخل هسته ها اشکال زدایی گردند. هزینه سخت افزاری الگو کمتر از سه درصد است ، در حالی که وظایف نرم افزار در سطح بالا انجام شده است و منجر به یک تلاش و هزینه طراحی نسبتا پایین می گردد.
- بخشی از مقاله انگلیسی:
Abstract
As the semiconductor industry continues its relentless push for nano-CMOS technologies, long-term device reliability and occurrence of hard errors have emerged as a major concern. Long-term device reliability includes parametric degradation that results in loss of performance as well as hard failures that result in loss of functionality. It has been reported in the ITRS roadmap that effectiveness of traditional burn-in test in product life acceleration is eroding. Thus, to assure sufficient product reliability, fault detection and system reconfiguration must be performed in the field at runtime. Although regular memory structures are protected against hard errors using error-correcting codes, many structures within cores are left unprotected. Several proposed online testing techniques either rely on concurrent testing or periodically check for correctness. These techniques are attractive, but limited due to significant design effort and hardware cost. Furthermore, lack of observability and controllability of microarchitectural states result in long latency, long test sequences, and large storage of golden patterns. In this paper, we propose a low-cost scheme for detecting and debugging hard errors with a fine granularity within cores and keeping the faulty cores functional, with potentially reduced capability and performance. The solution includes both hardware and runtime software based on codesigned virtual machine concept. It has the ability to detect, debug, and isolate hard errors in small noncache array structures, execution units, and combinational logic within cores. Hardware signature registers are used to capture the footprint of execution at the output of functional modules within the cores. A runtime layer of software (microvisor) initiates functional tests concurrently on multiple cores to capture the signature footprints across cores to detect, debug, and isolate hard errors. Results show that using targeted set of functional test sequences, faults can be debugged to a fine-granular level within cores. The hardware cost of the scheme is less than three percent, while the software tasks are performed at a high-level, resulting in a relatively low design effort and cost.
| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
معماری شراکتی سخت افزار / نرم افزار برای آزمایش آنلاین در ریزپزدازنده های تراشه |
| عنوان انگلیسی مقاله: |
Hardware/Software Codesign Architecture for Online Testing in Chip Multiprocessors |
|
|