دانلود ترجمه مقاله طراحی اکتشاف فضایی شتاب دهنده های FPGA برای شبکه های عصبی کانولوشن (آی تریپل ای 2017)

طراحی اکتشاف فضایی شتاب دهنده های FPGA برای شبکه های عصبی کانولوشن

Design Space Exploration of FPGA Accelerators for Convolutional Neural Networks

چکیده
1- مقدمه
2- چارچوب جستجوی ما
3- ارزیابی یک نقطه طراحی
4-آزمایشات
5- کار مرتبط
6-نتیجه گیری
منابع

چکیده
افزایش استفاده از الگوریتم های یادگیری ماشین، مانند شبکه های عصبی پیچشی (CNNها)، باعث می شود که روش شتابدهنده های سخت افزاری بسیار جالب باشد. اما، به سوالی در مورد چگونه طراحی بهتر یک شتابدهنده برای یک CNN مورد نظر، حتی در یک سطح بنیادی هنوز پاسخ داده نشده است. این مقاله این چالش را با فراهم کردن یک چارچوب جدید که می تواند بطور جهانی و دقیق انتخاب های معماری مختلف برای شتابدهنده-های CNN در FPGAها را ارزیابی و جستجو کند رفع می کند. چارچوب جستجوی ما گسترده تر از هر کار قبلی برحسب فضای طراحی است و منابع FPGA مختلف را برای بیشینه سازی عملکرد شامل منابع DSP، پهنای باند حافظه درون تراشه و حافظه بیرون تراشه درنظر می گیرد. نتایج تجربی ما با استفاده از بزرگترین مدل های CNN شامل مدلی که 16 لایه پیچشی دارد کارآمدی چارچوب ما و همچنین نیاز به چنین روش جستجوی معماری سطح بالا برای یافتن بهترین معماری برای یک مدل CNN را نشان می دهد.

2 – چارچوب جستجوی ما
A. مرور شتابدهنده
مدل شتابدهنده ما شامل یک آرایه محاسبه و سه بافر درون تراشه بصورت نشان داده شده در شکل 2 است. یک آرایه محاسبه یک آرایه از عناصر محاسبه است که کم و بیش بلوک های همگن شامل ضرب کننده ها و جمع کننده ها هستند. در این مقاله، از جملات آرایه محاسبه و آرایه MAC استفاده می کنیم. یک آرایه محاسبه محاسبه بدنه حلقه کرنل تعمیم یافته درامتداد برخی ابعاد فضای تکرار را اجرا می کند. مجموعه این ابعاد شکل یک آرایه محاسبه نامیده می شود، که ساختار داخلی آرایه محاسبه را دیکته می کند.

بافرها حافظه های چرک نویس هستند که بطور جزیی یا کامل آرایه های ورودی/خروجی و پارامترهای وزن را ذخیره می کند. اگر بطور جزیی ذخیره شوند، توسط حافظه خارجی پشتیبانی شده (مانند DRAM) و داده ها باید بین بافرها و حافظه خارجی منتقل شوند، که بطور همزمان با محاسبه با توجه به بافرینگ مضاعف اتفاق می افتد. بنابراین یک بافر باید بافردهی مضاعف شود مگر اینکه به پشتیبانی توسط حافظه خارجی نیاز نداشته باشد.

فرض می کنیم که ضرب کننده ها و جمع کننده ها مورد نیاز برای اجرای عملیات بدنه حلقه کرنل با استفاده از بلوک های DSP اجرا می شوند. به همین ترتیب بافرها فرض می شود که با استفاده از بلوک های RAM اجرا می شوند. فرض می کنیم که پهنای باند حافظه بادوام ماکزیمم داده می شود که می تواند بطور تجربی توسط شبیه سازی کنترل کننده حافظه برای زمان کافی طولانی بدست آید.