| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
جمع کننده کامل ١ بیتی زیر آستانه ای در فناوری تراشه هاى نیمه هادى اکسید فلزى تکمیلى۶۵ نانومتری |
| عنوان انگلیسی مقاله: |
1-Bit Sub Threshold Full Adders in 65nm CMOS Technology |
|
|
| مشخصات مقاله انگلیسی و ترجمه فارسی | |
| سال انتشار | 2008 |
| تعداد صفحات مقاله انگلیسی | 4 صفحه با فرمت pdf |
| تعداد صفحات ترجمه مقاله | 13 صفحه با فرمت word به صورت تایپ شده با قابلیت ویرایش |
| رشته های مرتبط با این مقاله | مهندسی برق |
| گرایش های مرتبط با این مفاله | توزیع و انتقال، برق قدرت و الکترونیک قدرت |
| مجله | ژورنال کنفرانس بین المللی میکروالکترونیک(International Conference on Microelectronics) |
| دانشگاه | گروه انفورماتیک، دانشگاه اسلو، نروژ |
| کلمات کلیدی | افزایشگر کامل، قدرت فوق العاده پایین، زیرآستانه |
| شناسه شاپا یا ISSN | ISSN 2159-1660 |
| رفرنس | دارد |
| لینک مقاله در سایت مرجع | لینک این مقاله در سایت IEEE |
| نشریه | IEEE |
- بخشی از ترجمه:
چکیده
در این مقاله، جمع کننده کامل (FA) نوینی ارائه می‌گردد که برای عملکرد با توانهای بسیار پایین بهینه سازی شده است. مدار مذکور، بر پایه گیتهای XOR اصلاح شده‌ای طراحی گشته که با هدف کمینه سازی مصرف توان در ناحیه زیرآستانه‌ای عمل می کنند. نتایج شبیه سازی شده با مدلهای استاندارد CMOS ۶۵ نانومتر انجام شده است. نتایج شبیه سازی، یک بهبود ۵ تا ٢٠ درصدی را در بازه فرکانسی ١Khz تا ٢٠MHz و ولتاژهای تغذیه زیر ٠.٣V نشان میدهد.
١-مقدمه:
تغییر مقیاس ولتاژ تغذیه یکی از موثرترین راهها در کاهش مصرف توان مدارهای دیجیتال است.کارایی این روش بعلتوجود رابطه درجه دوم میان مصرف توان دینامیک و ولتاژ تغذیه می باشد. اما در این روش، عملکرد مدار به خاطر رابطه معکوس تاخیر مدار با سطح جریان کاهش می یابد. به همین علت، ولتاژ آستانه را در فرایندهای زیرمیکرونی عمیق برای رفع این مشکل کاهش می دهند. کاهش ولتاژ آستانه، منجر به افزایش نمایی جریان زیرآستانه می‌گردد که امکان استفاده از این ناحیه (زیرآستانه) را در مدارهای منطقی ارزیابی – با کران نویز قابل قبول می دهد. بدون اعمال روشهای خاص، عملکرد زیرآستانه ای سبب کاهش سرعت پاسخگویی (به سبب کاهش جریان) می شود. جریان مورد ارزیابی در این حالت، جریانی است که در ولتاژ گیت سورس کوچکتر یا مساوی ولتاژ آستانه و ولتاژ تغذیه نزدیک به ولتاژ آستانه رخ می دهد.
- بخشی از مقاله انگلیسی:
Abstract
In this paper a new full adder (FA) circuit optimized for ultra low power operation is proposed. The circuit is based on modified XOR gates operated in the subthreshold region to minimize the power consumption. Simulated results using 65nm standarad CMOS models are provided. The simulation results show a 5% – 20% for frequency ranges from 1 KHz to 20MHz and supply voltages lower than 0.3V.
Keywords: Full adder, ultra low power, subthreshold
INTRODUCTION
Supply voltage scaling is among the most efficient ways to reduce the power consumption of digital circuitry due to the quadratic relationship between dynamic power consumption and supply voltage. This technique will however degrade the performance due to the inverse relationship between circuit delay and the current level. As a consequence the threshold voltage in deep submicron processes is lowered to mitigate this problem. Decreasing the threshold voltage causes an exponential increase in subthreshold current enabling the possibility of utilizing this region for evaluating logic circuits with reasonable noise margins. Without applying special techniques subthreshold operation results in reduced speed due to the reduced evaluation current. The evaluation current in this case is the current flowing when the voltage of gate to source is less than or equals threshold voltage and the supply voltage is near the threshold voltage. As can be observed in Fig. 1, the Ion (when the transistor is evaluating) to Ioff (when the voltage of gate to source equals zero or is close to zero) ratio is low compared with the Ion/Ioff ratio for higher supply voltages. However, for ultra low power applications like implants and wireless sensor nodes, operating speed is not the primary concern since the demands for signal bandwidth are most often relaxed.
| دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی
|
|
| عنوان فارسی مقاله: |
افزایشگر کامل یک بیتی در تکنولوژی CMOS |
| عنوان انگلیسی مقاله: |
1-Bit Sub Threshold Full Adders in 65nm CMOS Technology |
|
|