دانلود رایگان ترجمه مقاله لوله کشی برای طراحی کم مصرف و سرعت بالا (اسپرینگر 2016)

مبتدی (مناسب برای درک مفهوم کلی مطلب) (ترجمه به صورت ناقص انجام شده است)

شکل 2، دیاگرام زمانبندی SAR ADC پیشنهادی را برای N = 7 و N1 = 2 نشان می دهد. همانطور که در این شکل نشان داده شده است، زمانیکه سیگنال آغازین (St1 در شکل 1) توسط کنترلر اصلی فعال می شود، اولین کانال SAR مرحله اول (Ch1 در شکل 1)، ورودی خازن ها را نمونه برداری می کند، و در ادامه سیکل های ساعت برای تولید MSB های مربوطه، از ورودی نمونه (S1) استفاده می کنند (D1 <2:1>). این بیت ها با استفاده از الگوریتم SAR تولید شده اند، یعنی آنها براساس نتایج مقایسه کننده، کم و زیاد می شوند. کانال های دوم و سوم (Ch1 و Ch2 در شکل 1) نیز MBS ها (D2 <2:1>) و (D3 <2:1>) را از نمونه های S2 و S3 تولید می کنند. برای هر یک از کانال های SAR در مرحله اول، برای نمونه برداری ولتاژ ورودی از (N1+ 1) سیکل ساعت استفاده می شود، و آن را به N1 بیت تبدیل می کند.
پس از تبدیل N1 MSB، شارژ ذخیره شده در آرایه خازن هر یک از کانال های SAR در مرحله اول، معادل ولتاژ باقیمانده (Vcm – Vin + Vout,DAC,stage1) می باشد. در این زمان، سیگنال EOC هر یک از بلاک های SAR فعال می شود، و این نشان می دهد که باقیمانده مناسب در صفحه بالای آرایه خازن، آماده می باشد. به جای انتقال باقیمانده به کانال های مرحله دوم، یکی از آرایه های خازن بیکار بالا یا پایین به ورودی دیگر مقایسه کننده متصل می شود، که این کار از طریق مالتی پلکسر ها و دی مالتی پلکسرهای آنالوگ و برای تبدیل ولتاژ باقیمانده صورت می گیرد و N2 LSB را در ادامه N2 سیکل ساعت تولید می کند. با بکارگیری این تکنیک برای تبدیل باقیمانده منفعل، آمپلی فایر میانی در معماری لوله گذاری حذف می گردد. علاوه بر این، تبدیل نمونه ها و تولید MSB ها و LSB ها در مراحل اول و دوم، توسط یک مقایسه کننده خاص صورت می گیرد و سیگنال ها تجربه ای مشابه آفست مقایسه کننده دارند. بنابراین، حالت خطی که به خاطر آفست متفاوت مقایسه کننده ها در پیاده سازی دو مرحله ای بوجود آمده است، کاهش می یابد و مزیت SAR ADC تک مرحله ای، تا حد زیادی حفظ می شود.
همانطور که در شکل 1 مشاهده می کنید، سیگنال های موردنیاز در مالتی پلکسر و دی مالتی پلکسرهای آنالوگ(Dseli، Dselj و EOCi) به ترتیب توسط کنترلر اصلی و سه کنترلر منطق SAR تامین می شوند. با توجه به تبدیل باقیمانده منفعل در این طراحی، ولتاژهای مرجع بلاک های N1 بیت (Vref1 در شکل 1)، و بلاک های N2 بیت (Vref2 در شکل1) متفاوت هستند، به عبارت دیگر حالت اول معادل بازه کامل ورودی می باشد، و حالت دوم معادل بازه کامل می باشد.
همانطور که در شکل 2 مشاهده می کنید، ولتاژ باقیمانده نمونه S1 توسط بلاک بالای SAR مورد استفاده قرار می گیرد، که بدین ترتیب پنج LSB این نمونه تولید می شود DU <5:1>. فعالسازی بلاک بالای SAR برای تبدیل پنج LSB مربوط به S1، و فعالسازی St2 برای نمونه سازی و تولید دو MSB مربوط به S2، به طور همزمان صورت می گیرد. براساس شکل 2، زمانیکه بلاک بالای SAR مشغول باشد، دو MSB مربوط به S2 آماده می شوند، یعنی فعالسازی EOC2 و تولید S2 LSB توسط بلاک پایین SAR صورت می گیرد (DD<5:1> در شکل 2). فعالسازی بلاک پایین SAR برای تبدیل پنج S2 LSB، همزمان با فعالسازی St3 صورت می گیرد، زمانیکه نمونه S3 توسط سومین بلاک N1 بیت SAR، مورداستفاده قرار می گیرد، تا بدین ترتیب MSB ها تعیین گردند (D3<2:1>). پس از تولید D3<2:1>، بلاک بالای SAR بیکار می شود، به طوریکه LSB های نمونه S3 را تولید می کند، در حالیکه بلاک پایین SAR هنوزهم مشغول تولید LSB های نمونه S2 می باشد. عملیات تبدیل با نمونه برداری ورودی برای چهارمین بار و توسط کانال اولین مرحله ادامه می یابد و اینکار ادامه می یابد. همانطور که در شکل 1 میبینید، سیگنال های کنترل EOC1، EOC2، EOC3، EOCU و EOCD توسط پنج کنترلر SAR تولید می شوند، و برای الحاق N1 MSB بیت هر نمونه با N2 LSB مربوطه مورداستفاده قرار می گیرند.
نکته اصلی در معماری پیشنهادی، استفاده از باقیمانده است، به محض اینکه توسط بیت N1 بلاک های SAR مرحله اول و توسط بیت N2 بلاک SAR مرحله دوم تولید می شوند، این کار به صورت منفعل صورت می گیرد به طوریکه عملکرد سیستم ماکزیمم می شود. بدین منظور، N1 و N2بایستی با دقت انتخاب شوند. براساس شکل 2، در صورتیکه N2 معادل 2*N1+1 باشد، در این صورت ADC می تواند ورودی آنالوگ را نمونه برداری کند و N بیت داده را در هر سیکل ساعت تولید می کند و دارای تاخیری معادل N+2 سیکل ساعت می باشد. در مقایسه با یک SAR ADC معمولی با N بیت(که هر N بیت داده را در N+1 سیکل ساعت تولید می کند)، عملکرد معماری پیشنهادی با افزایش می یابد.
همچنین ADC پیشنهادی می تواند در یک معماری دیفرانسیلی پیاده سازی شود. بدین منظور، یک مقایسه کننده با دو ورودی دیفرانسیلی بایستی مورد استفاده قرار گیرد (یعنی یک مقایسه کننده با چهار ورودی، همانطور که در مقاله 19 نشان داده شده است). در این ساختار، در مرحله تبدیل دوم، یک جفت ورودی دیفرانسیلی از مقایسه کننده به DAC خازنی مرحله دوم متصل می شود، در حالیکه دیگر جفت دیفرانسیلی، نگهدارنده باقیمانده از مرحله تبدیل اول می باشند. در نتیجه، نسخه دیفرانسیلی تکنیک پیشنهادی، براساس تضعیف خازن، مشابه توپولوژی single-ended در شکل 1 می باشد.
3. مقایسه سیستماتیک
یک روش معروف برای مقایسه یک معماری جدید با دیگر معماری ها، در نظر گرفتن مصرف توان، سرعت تبدیل و یا عملکرد، رزولوشن، ناحیه سیلیکونی، و تحمل حالت غیرایده آل می باشد. در این بخش، برای مقایسه معماری پیشنهادی با دیگر معماری ها، اینطور فرض شده است که تمامی معماری ها دارای نرخ تبدیل و رزولوشن یکسان می باشند و هدف آن، مقایسه انرژی به ازای تبدیل، ناحیه سیلیکونی و تاخیر می باشد. با توجه به اینکه پیاده سازی مدار نیز بروی این پارامترهای تاثیر می گذارد، بدین ترتیب اینطور فرض شده است که ساختار معمولی یک SAR ADC با آرایه خازن وزن دار باینری در تمامی معماری ها مورد استفاده قرار گرفته است.
برای یک SAR ADC معمولی با N بیت (که هر N بیت داده را در N+1 سیکل ساعت تولید می کند)، مصرف توان به صورت زیر تعیین می شود:

در اینجا Pcomp، PDAC و Plogic به ترتیب مصرف توان با توجه به مقایسه کننده، DAC و منطق کنترل می باشند. برای مقایسه، صرف نظر از مدارهای بکاررفته، تنها توان DAC مدنظر قرار می گیرد. دلیل این امر این است که مصرف توان مدار DAC خازنی به صورت 2N افزایش می یابد، در حالیکه مصرف توان مقایسه کننده و منطق کنترل در مقایسه با 2N، کمتر افزایش می یابد. بنابراین، مصرف توان DAC در SAR ADC ها غالب است و مصرف توان مقایسه کننده ها و منطق کنترل،بحرانی نیست(حتی برای رزولوشن بالاتر)، همانطور که در طراحی ده بیتی مقاله 20 نشان داده شده است. برای یک DAC آرایه خازنی وزن دار باینری N بیتی با یک واحد خازن Cu و بازه کامل Vref، انرژی موردنیاز در یک سیکل ساعت معادل زیر می باشد
با توجه به تکنیک پیشنهادی برای جداسازی MSB از LSB در این طراحی، مصرف توان ADC به طور قابل توجهی کاهش یافته است. در نتیجه در جدول 1، انرژی/تبدیل ADC پیشنهادی کمتر از دیگر معماری های مشابه می باشد (با توجه به رزولوشن و نرخ نمونه برداری معادل). به نظر می رسد که ناحیه سیلیکونی تخمینی ADC پیشنهادی بیشتر از ساختارهای قبلی می باشد. دلیل این امر، نادیده گرفتن پیچیدگی دیگر بلاک ها از جمله آپ امپ ها و شبکه های اشتراک گذاری می باشد. علاوه بر این براساس مقاله 20، پیاده سازی DAC های مرحله دوم با استفاده از آرایه خازن وزن دار باینری با یک خازن سری، موجب کاهش ناحیه ADC پیشنهادی به 20*Acu می گردد. همانطور که در جدول 2 بخش 6 نشان داده شده است، با در نظر گرفتن ناحیه طرح توپولوژی پیشنهادی، بهره وری ناحیه به طور قابل توجهی افزایش می یابد.
در مقایسه با TI SAR معمولی در مقاله 16، مزیت اصلی توپولوژی پیشنهادی در این مقاله، پیاده سازی یک شماتیک TI می باشد، که از مزیت بهره وری انرژی SAR و طراحی فشرده بهره مند می باشد. برای پیاده سازی TI معمولی در SAR DAC ها، تعداد کانال ها بایستی معادل تعداد بیت ها در هر SAR باشد، زیرا هر کانال تا زمانیکه عملیات تبدیل را تکمیل کند، قادر به دریافت نمونه ورودی جدید نمی باشد. این محدودیت بروی مینیممم تعداد کانال ها در TI SAR های معمولی، منجر به یک طرح TI ناکارامد براساس ناحیه و مصرف توان می گردد{16}؛ علاوه بر این، این مسئله منجر به توزیع ساعت پیچیده در تراشه می گردد و عدم انطباق ها و انحراف زمانی را در میان کانال ها افزایش می دهد. معماری TI پیشنهادی این مسئله را رفع می کند به طوریکه یک TI SAR ADC با رزولوشن هفت بیتی و عملکردی سه برابر بیشتر از SAR تک مرحله ای می تواند تحقق یابد. روش TI نامتقارن بکاررفته در این مقاله، منجر به یک ADC کوچکتر و فشرده تر نسبت به یک SAR TI معمولی می گردد، و در نتیجه انحراف زمانی کمتری دارد. بایستی توجه داشته باشید که برای پیاده سازی یک TI ADC هفت بیتی با عملکردی سه برابر بیشتر، می توان از دیگر توپولوژی های ADC مانند فلش نیز استفاده نمود اما معماری حاصله از مزایای توان پایین و طراحی فشرده SAR، بهره مند نمی باشد.