دانلود رایگان ترجمه مقاله تکنیک انتقال باقیمانده غیر فعال (آی تریپل ای ۲۰۱۴)

مبتدی (مناسب برای درک مفهوم کلی مطلب) 

معماری و پیاده سازی مدار 

شکل ۱ معماری ADC پیشنهادی را نشان می دهد. ADC بصورت ۳ مرحله پیکر بندی شده و هر مرحله ۴ بیت، ۵ بیت و ۶ بیت را به ترتیب تفکیک می کند تا خروجی ۱۲ بیتی تولید شود. یک بیت اضافی توسط مرحله آخر تفکیک می شود که برای کالیبراسیون بهره مورد استفاده قرار می گیرد. 

در پایان مرحله اول تبدیل A/D، DAC باقیمانده متناظر را تولید می کند که بعد به صورت غیر فعال به مرحله دو منتقل می شود. یک آمپلی فایر باقیمانده ۸x (RA) مشترک بین کانال ها بین مراحل دوم و سوم جای می گیرد تا نویز عقبه و نیازهای افست رفع شوند.

برای یک SAR ADC معمولی، خازن DAC (CDAC) همیشه دوباره تنظیم می شود وقتی که این تبدیل تمام می شود. اگر باز ذخیره شده روی CDAC بتواند دوباره استفاده شود توان قابل توجهی برای تولید باقیمانده می تواند ذخیره شود. ایده انتقال باقیمانده غیر فعال در شکل ۲ نشان داده می شود.

با در نظر گرفتن یک SAR ADC 4 بیتی با نمونه برداری صفحه-زیرین معمولی بعنوان مرحله اول، نسبت خازن برای D/A باینری ۸:۴:۲:۱:۱ نشان داده می شود. وقتی تبدیل انجام می شود، باقیمانده روی این خازن ها ذخیره می شود. پس یکی از خارن ها می تواند برای فرایند SAR بعدی به مرحله دوم برود. بعبارت دیگر، باقی خازن ها در مرحله اول، برای نمونه وارد شونده بعدی، نگهداری می شوند. در این طراحی، دو نیمه خازن MSB،  ، برای انتقال باقیمانده مورد استفاده قرار می گیرند که الزام نویز KT/C را رعایت می کند. وقتی یک   باقیمانده را از مرحله اول به دوم جابجا می کند، نوع دیگر متناظر با آن به عقب به مرحله اول سوئیچ می شود. این عمل پینگ پونگی، انتقال باقیمانده را بدون هر نوع مولفه فعال امکان پذیر می کند. همراه با سوئیچ ها از طریق متد پیشنهادی، ADC با خطای بهره ناشی از برق پذیری پارازیتی غیر خطی هنوز به حدود کارایی ۱۳ بیتی مطابق با شبیه سازی دست می یابد. در ضمن، زمان ته نشانی DAC، گلوگاه سرعت اصلی در مرحله اول می شود؛ بخاطر برق پذیری نسبتا بزرگ آن. یک راهکار ساده این است که از خازن های افزونه و سیکل های تصمیم برای تحمل خطای ته نشانی DAC با جریمه برق پذیری ورودی مازاد و سربار محدوده پویا استفاده شود. برای تفکیک مسائل طراحی، طبق شکل ۳، سه خازن MSB اول شکسته می شوند و یک سیکل اضافه برای پیاده سازی ۲٫۸ بیتی در حین تبدیل ۴ بیت در مرحله اول اضافه می شود، زیرا که خطاهای ته نشانی بزرگ معمولا در ابتدا و سوئیچینگ DAC ثانوی رخ می دهند. مشابه با مرحله ۲٫۸ بیتی یک ADC موازی سازی شده، تحمل خطا،  ±Vref/8  است. در این کار، طرح ته نشانی DAC ناکامل و نویز مقایسه گر محقق می شود.

افست (انحراف) مقایسه کننده ها در مراحل مختلف، مساله خطی شدن بالقوه را وضع می کند. بطور سنتی، مساله افست به سادگی توسط افزودن افزونگی بین مراحل حل می شود. با وجود افزونگی یک بیت، تحمل آنقدر کافی نیست چون ورودی مرحله های دوم و سوم به مقیاس کامل تقویت نمی شود که توان را ذخیره کند. یک طرح چرخش مقایسه کننده در شکل ۴ پیشنهاد می شود. با استفاده از مقایسه کننده یکسان از مراحل اول به سوم، افست برابر از طریق هر مقایسه تجربه می شود. چون این تکنیک چرخش، افست مقایسه کننده را به افست نمونه به نمونه ترجمه می کند که می تواند توسط کالیبراسیون افست کانال کنسل شود، شرط افست مقایسه کننده ها می تواند از ۳ m V به ۱۰۰ m V کم می شود (تخفیف می یابد).
برای اینکه نویز محدود به مرحله ۳ نباشد، باقیمانده تولید شده توسط مرحله دوم توسط یک ۸X RA تقویت می شود. OP AMP بصورت ساختار تلسکوپی تقویت شده با بهره با یک ورودی NMOS پیاده سازی می شود و دارای بهره حداقل ۶۵ دسی بل است که اثر حافظه ایجاد شده توسط تسهیم کانال را سرکوب می کند. ADC مرحله سوم بصورت نمونه برداری صفحه- بالا طراحی می شود، یعنی معماری تنظیم و کسر کردن.

نتایج تجربی
ADC پیشنهادی در یک فناوری CMOS 65 نانومتری ساخته می شود که ۰٫۴۸ میلی متر مربع جا اشغال می کند. ADC یک سیگنال تفاضلی مقیاس کامل ۱٫۶ VPP را با یک برق پذیری ورودی ۲ PF می پذیرد. کالیبراسیون دیجیتال، خارج از تراشه برای هر دو خطای بهره و افست، انجام می شود. میکروگراف تراشه در شکل ۵ نشان داده می شود. طبق شکل ۶، DNL و INL سنجش شده در محدوده و هستند.