دانلود مقاله ترجمه شده معماری چند خط لوله ای موازی مبتنی بر SRAM – مجله IEEE

مشخصات مقاله انگلیسی (PDF)
سال انتشار	۲۰۰۸
تعداد صفحات مقاله انگلیسی	۹ صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی برق، مهندسی کامپیوتر و فناوری اطلاعات و ارتباطات ICT
گرایش های مرتبط با این مقاله	معماری سیستم های کامپیوتر، مهندسی الگوریتم ها و محاسبات، سخت افزار، تولید، انتقال و توزیع، برق قدرت، مهندسی الکترونیک و مهندسی فناوری اطلاعات و ارتباطات گرایش انتقال
مجله	بیست و هفتمین کنفرانس در ارتباطات رایانه(The 27th Conference on Computer Communications)
دانشگاه	دانشکده مهندسی برق، دانشگاه کالیفرنیا، لس آنجلس، ایالات متحده آمریکا
شناسه شاپا یا ISSN	ISSN ۰۷۴۳-۱۶۶X
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

• فهرست مطالب:

چکیده
مقدمه
۱٫ مقدمه
۲٫ پس زمینه
الف) جستجوی IP مبتنی بر ترای
ب) خط لوله های با حافظه متوازن
ج) موتورهای موازی جستجوی IP
۳٫ مرور معماری POLP
۴٫ متوازن کردن حافظه
الف) تقسیم بندی ترای
ب) نگاشت ساب ترای به خط لوله
ج) نگاشت گره به سطح
د) لغو کردن- فعال کردن در خط لوله
۵٫ متوازن کردن ترافیک
الف) نهان سازی پیشوند خط لوله ای
ب) نگاشت مجدد پویای ساب ترای به خط لوله
۶٫ ارزیابی عملکرد
الف) متوازن کردن حافظه در میان خط لوله ها و در میان سطوح
ب) اثربخشی نهان سازی پیشوند و نگاشت مجدد پویا
ج) عملکرد کلی
۷٫ نتیجه گیری و پژوهش های آتی

• بخشی از ترجمه:

چکیده
رشد مستمر نرخ ارتباط شبکه، تقاضای موتورهای پرسرعت جستجوی IP را شدت بخشیده است است. در حالی که راهکارهای مبتنی بر حافظه سه مقداری آدرس پذیر بر اساس محتوا (TCAM) در اکثر مسیریابهای پیشرفته امروزی به کار گرفته می شوند اما آن ها برای نسل بعدی مناسب نیستند]۱[. از طرف دیگر، راهکارهای الگوریتمی مبتنی بر SRAM جذاب شده اند. به طور منطقی، چندین خط لوله را می توان به طور موازی به کار گرفت تا تأثیری مضاعف بر توان عملیاتی داشته باشند. با این وجود، به منظور محقق کردن توان عملیاتی بالا چالش های مختلفی را باید برای این راهکارها مورد توجه قرار داد. اولاً، توزیع حافظه در سطوح هر خط لوله و نیز در خط لوله های مختلف را باید متوازن کرد. ثانیاً، ترافیک موجود بر روی خط لوله های مختلف باید متوازن شود.
ما در این مقاله یک معماری چند خط لوله ای مبتنی بر SRAM موازی را برای جستجوی IPترابیتی ارائه می کنیم. برای متوازن کردن الزامات حافظه بر رویسطوح، یک طرح نگاشت دو سطحی ارائه می شود. با تقسیم بندی ترای و نگاشت ساب ترای به خط لوله، مطمئن می شویم که هر خط لوله تقریباً حاوی تعداد گره های ترای برابر است. در نتیجه، در هر خط لوله برای دستیابی به توزیع یکنواخت حافظه در سطوح، یک نگاشت دقیق گره به سطح مورد استفاده قرار می گیرد. برای متوازن کردن ترافیک روی خط لوله های مختلف، نهان سازی خط لوله ای پیشوندو نگاشت مجدد پویای ساب ترای به خط لوله به کار گرفته می شود. شبیه سازی با استفاده از داده های واقعی نشان می دهد که معماری پیشنهادی با ۸ خط لوله می تواند با استفاده از ۳٫۵ مگابایت حافظه، یک جدول مسیریابی اصلی با بیش از ۲۰۰ هزار پیشوند مسیریابی منحصربه فرد را ذخیره کند. این معماری به توان عملیاتی تا ۳٫۲ میلیارد بسته در هر ثانیه می رسد، یعنی ۱ ترابیت بر ثانیه برای بسته هایی با حداقل اندازه (۴۰ بایت).

• بخشی از مقاله انگلیسی:

Abstract

Continuous growth in network link rates poses a strong demand on high speed IP lookup engines. While Ternary Content Addressable Memory (TCAM) based solutions serve most of today’s high-end routers, they do not scale well for the next-generation [1]. On the other hand, pipelined SRAMbased algorithmic solutions become attractive. Intuitively multiple pipelines can be utilized in parallel to have a multiplicative effect on the throughput. However, several challenges must be addressed for such solutions to realize high throughput. First, the memory distribution across different stages of each pipeline as well as across different pipelines must be balanced. Second, the traffic on various pipelines should be balanced.

In this paper, we propose a parallel SRAM-based multipipeline architecture for terabit IP lookup. To balance the memory requirement over the stages, a two-level mapping scheme is presented. By trie partitioning and subtrie-to-pipeline mapping, we ensure that each pipeline contains approximately equal number of trie nodes. Then, within each pipeline, a fine-grained node-to-stage mapping is used to achieve evenly distributed memory across the stages. To balance the traffic on different pipelines, both pipelined prefix caching and dynamic subtrie-topipeline remapping are employed. Simulation using real-life data shows that the proposed architecture with 8 pipelines can store a core routing table with over 200K unique routing prefixes using 3.5 MB of memory. It achieves a throughput of up to 3.2 billion packets per second, i.e. 1 Tbps for minimum size (40 bytes) packets.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله