دانلود مقاله ترجمه شده جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی – مجله IEEE

ieee2

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی

 

عنوان فارسی مقاله:

جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی با سطحی کارآمد برای کاربردهایی با توان پایین

عنوان انگلیسی مقاله:

An Area Efficient 64-bit Square Root Carry-select Adder for Low Power Applications

  • برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
  • برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

 

مشخصات مقاله انگلیسی (PDF)
سال انتشار ۲۰۰۵
تعداد صفحات مقاله انگلیسی ۴ صفحه با فرمت pdf
رشته های مرتبط با این مقاله مهندسی کامپیوتر و مهندسی برق
گرایش های مرتبط با این مقاله سیستمهای الکترونیک دیجیتال، سخت افزار، معماری سیستم های کامپیوتری و مهندسی الگوریتم ها و محاسبات
مجله سمپوزیوم بین المللی مدارات و سیستم
دانشگاه دانشگاه فنی نانیانگ، تحقیقات تکنو پلازا، سنگاپور
شناسه شاپا یا ISBN ISBN ۰-۷۸۰۳-۸۸۳۴-۸
رفرنس دارد
لینک مقاله در سایت مرجع لینک این مقاله در سایت IEEE
نشریه آی تریپل ای

 

مشخصات و وضعیت ترجمه فارسی این مقاله (Word)
تعداد صفحات ترجمه تایپ شده با فرمت ورد با قابلیت ویرایش و فونت ۱۴ B Nazanin ۱۱ صفحه
ترجمه عناوین تصاویر و جداول ترجمه شده است
ترجمه متون داخل تصاویر ترجمه نشده است
ترجمه متون داخل جداول ترجمه نشده است
درج تصاویر در فایل ترجمه درج شده است
درج جداول در فایل ترجمه درج شده است
درج فرمولها و محاسبات در فایل ترجمه به صورت عکس درج شده است

 


  • فهرست مطالب:

 

چکیده
۱٫ مقدمه
۲٫ جمع کننده گزینش رقم نقلی و مدار تک جمعی
۳٫ طرح جمع کننده گزینش رقم نقلی تک جمعی پیشنهادی
الف. طراحی جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی
ب. طرح تک جمعی جدید
۴٫نتایج شبیه سازی
۵٫نتیجه گیری

 


  • بخشی از ترجمه:

 

۱٫ نتیجه گیری
در این مقاله، ما جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی را که دارای تنها یک بلوک محاسبه رقم نقلی و یک مدار تک جمعی اصلاح شده بجای یک ساختار جمع کننده دوگانه رقم نقلی است معرفی کردیم. گسترش پیش رونده سایزهای بلوک RCA برای محاسبات بموقع بااستفاده از مدل تأخیر گیت بهینه سازی شده است. یک مدار کامل پیچیدگی منطقی و استهلاک انرژی کمتری نشان داده شده و هیچ کاهش سرعتی در آن دیده نمی‌شود. مقایسه خوبی بین CSL تک جمعی و CSL مرسوم از حیث معیارهای برق مصرفی و تأخیر انجام گردید. تعداد ترانزیستورهای بکار رفته در هر مدار نیز لحاظ شده است. کلیه اینها در کلیه نتایج شبیه سازی نشان می‌دهند که جمع کننده گزینش رقم نقلی ریشه توان دوم پیشنهادی ما به سبب داشتن کمترین تعداد ترانزیستور و کمترین حاصلضرب برق مصرفی-تأخیر و فضا-تأخیر نسبت به CSL های دیگر برتری دارد.

 


  • بخشی از مقاله انگلیسی:

 

V. CONCLUSION

In this paper, we have presented a 64-bit square root carry-select adder with only one carry evaluation block and one modified add-one circuit instead of a dual ripple-carry adder structure. Progressively expanding RCA block sizes has been optimized for just in time computation using gate delay model. A new add-one circuit with less transistor count is proposed. The complete circuit exhibits low logic complexity and reduced power dissipation with no degradation to speed. A fair comparison was made among all competitive add-one based CSL and conventional CSL in terms of power and delay metrics. The number of transistors used in each circuit is also accounted. All in all, the simulation result indicates that our proposed square root carry-select adder outperforms all the other CSLs with minimal number of transistors and the least power-delay and area-delay products.

 


 

 

دانلود رایگان مقاله انگلیسی + خرید ترجمه فارسی

 

عنوان فارسی مقاله:

جمع کننده گزینش رقم نقلی ریشه توان دوم ۶۴ بیتی با سطحی کارآمد برای کاربردهایی با توان پایین

عنوان انگلیسی مقاله:

An Area Efficient 64-bit Square Root Carry-select Adder for Low Power Applications

  • برای دانلود رایگان مقاله انگلیسی با فرمت pdf بر روی عنوان انگلیسی مقاله کلیک نمایید.
  • برای خرید و دانلود ترجمه فارسی آماده با فرمت ورد، روی عنوان فارسی مقاله کلیک کنید.

 

 

 

ارسال دیدگاه

نشانی ایمیل شما منتشر نخواهد شد. بخش‌های موردنیاز علامت‌گذاری شده‌اند *