دانلود ترجمه مقاله تبدیل کننده انالوگ به دیجیتال پایپ لاین – نشریه اسپرینگر

• بخشی از ترجمه:

چکیده
مجموعه ای از تکنیک های توان پایین برای تشخیص طرح توان پایین در مبدل آنالوگ به دیجیتال (ADC) خط لوله مطرح شده است. این تکنیک ها شامل حذف S/H فعال، به اشتراک گذاری تقویت کننده عملیاتی (اوپامپ) بین چندین بیت در هر مرحله مجاور، تکنیک تقویت کننده توان پایین، بازدهی بالا، نوسان بالا می باشند. همچنین، توپولوژی نمونه برداری جدید برای به حداقل رسانی خطای دستگاه توسط انطباق ثابت زمانی بین دو مسیر سیگنال ورودی مطرح شده است. همه این مهارت ها توسط شبیه سازی در طرح ADC ۴٠MHz ١١-bit ١.٨V در فرایند CMOS ٠.١٨ µm با انتشار توان ٢١mW، نسبت سیگنال به نویز و اغتشاش (SNDR) به اندازه ۶۵ دسی بل، تعداد موثر بیت (ENOB) ١٠.۵-bit، محدوده داینامیک آزاد کاذب (SFDR) ٧٨dB ، اغتشاش هارمونیک کل (THD) -٧۵.۴-dB، نسبت سیگنال به نویز (SNR) ۶۴.۵ dB و رقم شایستگی (FOM) ٠.١٨ pJ/step ، بررسی می شوند.
کلیدواژه: مبدل آنالوگ به دیجیتال، ADC خط لوله ای، امپلی فایر با نوسان بالا، توان پایین، SHA پایین، خط لوله، به اشتراک گذاری تقویت کننده عملیاتی.
١.مقدمه:
مبدل های آنالوگ به دیجیتال توان پایین (ADC) با وضوح ١٠-١٢ بیت و نرخ های نمونه برداری ده ها مگاهرتز به صورت یکی از مولفه های مهم در کاربردهای تجاری قابل حمل یا اجرا شده با باتری مانند ارتباطات داده ای و سیستم های پردازش سیگنال تصویر شناخته می شوند. اخیرا، تکنولوژی های توان پایین زیادی پیشنهاد می شوند و در طرح های متععد مورد بررسی قرار می گیرند. با این حال، معماری جاگذاری زمان براحتی توسط عدم انطباق های آفست (جبران) و بهره همانند خطاهای شکاف بین کانال های جاگذاری محدود می شود. کارایی معماری شبه دیفرانسیلی در مقایسه با معماری کاملا دیفرانسیلی، به ولتاژ حالت رایج، زیرلایه یا نویز منبع توان حساس می باشد.

• بخشی از مقاله انگلیسی:

Abstract

A set of low-power techniques is proposed to realize low power design in pipeline analog-to-digital converter (ADC). These techniques include removing the active S/H (i.e., SHA-less), sharing the opamp between the adjacent multi-bit-per-stages, low-power high-efficiency high-swing amplifier technique. Also, a new sampling topology is proposed to minimize aperture error by matching the time constant between the two input signal paths. All these skills are verified by simulation in the design of the 1.8-V 11-bit 40-MHz ADC in a 0.18-μm CMOS process with power dissipation 21-mW, signal-to-noise-and-distortion ratio (SNDR) 65-dB, effective number of bit (ENOB) 10.5-bit, spurious free dynamic range (SFDR) 78-dB, total harmonic distortion (THD) −۷۵٫۴-dB, signal-to-noise ratio (SNR) 65.4-dB and figure-of-merit (FOM) 0.18 pJ/step. Keywords Analog-to-digital converter Pipeline ADC High-swing amplifier Low-power SHA-less Pipeline Opamp-sharing ۱ Introduction Low-power analog-to-digital converters (ADCs) with 10– ۱۲-bit resolution and several tens of MHz sampling rates are recognized as one of the significant components in portable or battery-operated commercial applications including data communication and image signal processing systems. Recently, a lot of low-power technologies are proposed and verified in several designs. However, the time-interleaving architecture [1, 2] is easily limited by offset and gain mismatches as well as aperture errors between the interleaved channels.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله