دانلود مقاله ترجمه شده پلتفرم نیمه هادى اکسید فلزى تکمیلى سیلیکونی – مجله IEEE

• بخشی از ترجمه:

چکیده
طراحی و ساخت آشکارساز نور ژرمانیوم-روی-سیلیکون-روی-عایق (SOI)(منظور آشکارسازی با لایه های به ترتیب ژرمانیوم، سیلیکون و عایق بر روی یکدیگر)، با تزویج میرا شونده که بطور یکپارچه مجتمع شده است و مدارات CMOS، بر روی پلات-فرم های (پایگاه های) SOI رایج با استفاده از روش مجتمع سازی “نخست-الکترونی و سپس-فوتونی” ساخته شده است. آشکارساز نور با کارایی بالا، با یک موج بر سیلیکونی مجتمع شده، بر روی لایه همبافته جذب کننده-ژرمانیوم که بر روی یک لایه SOI بسیار نازک بطور هدفمند رشد داده شده است، نشان داده شده است. معیارهای عملکرد طراحی آشکارساز نور را که پیکربندی های PIN عمودی و جانبی را نمایان می کنند، مورد تحقیق قرار گرفته اند. زمانی که در بایاس -١.٠ v کار میکند، یک آشکارساز PIN عمودی دارای جریانIdark کمتر از ∼٠.۵٧میکرو آمپر می باشد؛ در حالی که یک آشکارساز PIN جانبی مقداری کمتر از حد بالایی ١ میکروآمپری متناوب که برای گیرنده های-سرعت-بالا قابل قبول است_ دارد. پاسخدهی بسیار سریع ∼٠.٩٢ A/W، در هر دو طراحی آشکارساز به ازای طول موج ١۵۵٠ نانومتر بدست آمده است، که درای بازده کوآنتومی ٧٣% می باشد. اندازه گیری های پاسخ ضربه نشان دادند که آشکارساز PIN عمودی، در نیم-حداکثر ∼٢۴.۴ ps در یک آشکارساز PIN جانبی، به یک تمام-عرض کوچک تر افزایش پیدا می کند، که در -٣ dB با پهنای باند ١١.٣ گیگاهرتز انجام می پذیرد. آن طور که پیداست، تاخیر زمان RC، مهم ترین عامل در پایین آوردن عملیت سرعت می باشد. به علاوه اندازه گیری طرح چشم (ترتیب باینری شبه تصادفی ٢^٧-١)، دستیابی آشکار سازی نوری سرعت-بالا و کم-نویز را در سرعت ذره ای (بیت ریت) ٨.۵ گیگابایت بر ثانیه تحقیق می کند. همچنین مشخصه های انتقال و خروجی بسیار خوب، با مدارات مجتمع (آی سی ها) اینورتر CMOS، به اضافه عملکرد های درست منطقی، بدست آمده است. معرفی یک بادجت حرارتی اضافی (٨٠٠ درجه سیلیسیوس) منتج شده از رشد همبافتی ژرمانیوم، اثر زیان آور قابل مشاهده ای کنترل کانال-کوتاه مدار اینورتر CMOS ندارد. ما همچنین، مباحث مربوط به مجتمع سازی یکپارچه را روشن سازی کرده و در مورد پتانسیل گیرنده آشکارساز-Ge/CMOS سلیکونبرای کاربردهای مخابراتی فیبر نوری آینده، بحث خواهیم کرد.

• بخشی از مقاله انگلیسی:

Abstract

The design and fabrication of a monolithically integrated evanescent-coupled Ge-on-silicon-on-insulator (SOI) photodetector and CMOS circuits were realized on common SOI platform using an “electronic-first and photonic-last” integration approach. High-performance detector with an integrated Si waveguide was demonstrated on epitaxial Ge-absorbing layer selectively grown on an ultrathin SOI substrate. Performance metrics of photodetector designs featuring vertical and lateral PIN configurations were investigated. When operated at a bias of −۱٫۰ V, a vertical PIN detector achieved a lower Idark of ∼۰٫۵۷ µA as compared to a lateral PIN detector, a value that is below the typical ∼۱ µA upper limit acceptable for high-speed-receiver design. Very high responsivity of ∼۰٫۹۲ A/W was obtained in both detector designs for a wavelength of 1550 nm, which corresponds to a quantum efficiency of ∼۷۳%. Impulse response measurements showed that the vertical PIN detector gives rise to a smaller full-width at half-maximum of ∼۲۴٫۴ ps over a lateral PIN detector, which corresponds to a −۳ dB bandwidth of ∼۱۱٫۳ GHz. RC time delay is shown to be the dominant factor limiting the speed performance. Eye patterns (pseudorandom binary sequence 27 –۱) measurement further con- firms the achievement of high-speed and low-noise photodetection at a bit rate of 8.5 Gb/s. Excellent transfer and output characteristics have also been achieved by the integrated CMOS inverter circuits in addition to the well-behaved logic functions. The introduction of an additional thermal budget (800 ◦C) arising from the Ge epitaxy growth has no observable detrimental impact on the short-channel control of the CMOS inverter circuit. In addition, we describe the issues associated with monolithic integration and discuss the potential of Ge-detector/Si CMOS receiver for future optical communication applications.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله