دانلود ترجمه مقاله معماری سایز متغیر HEVC 2D-DCT برای پایگاه FPGA (ساینس دایرکت – الزویر ۲۰۱۷) (ترجمه ویژه – طلایی ⭐️⭐️⭐️)

این مقاله انگلیسی ISI در نشریه ساینس دایرکت (الزویر) در ۸ صفحه در سال ۲۰۱۷ منتشر شده و ترجمه آن ۱۶ صفحه میباشد. کیفیت ترجمه این مقاله ویژه – طلایی ⭐️⭐️⭐️ بوده و به صورت کامل ترجمه شده است.

مشخصات مقاله انگلیسی (PDF)
سال انتشار	۲۰۱۷
تعداد صفحات مقاله انگلیسی	۸ صفحه با فرمت pdf
رشته های مرتبط با این مقاله	مهندسی کامپیوتر
گرایش های مرتبط با این مقاله	معماری سیستم های کامپیوتری و برنامه نویسی کامپیوتر
مجله	مجله بین المللی الکترونیک و ارتباطات (AEU)
دانشگاه	سنت لوئیس، ایالات متحده آمریکا
کلمات کلیدی	H.265/HEVC، تبدیل کسینوسی گسسته دو بعدی، (۲D-DCT)، پایگاه FPGA، معماری سخت افزار
شناسه شاپا یا ISSN	ISSN ۱۴۳۴-۸۴۱۱
رفرنس	دارد
لینک مقاله در سایت مرجع	لینک این مقاله در نشریه Elsevier
نشریه الزویر

• فهرست مطالب:

چکیده
۱٫مقدمه
۲٫ اثر مرتبط
۲٫۱ الگوریتم DCT پایه
۲٫۲ مولفه ها و ویژگی های سخت افزاری پایگاه FPGA
۳٫ متدولوژی طراحی ارائه شده و معماری مدار
۳٫۱ متدولوژی ارائه شده
۳٫۲ طراحی معماری
۴٫ نتایج و بحث اجرای سیستم
۵٫نتیجه گیری

• بخشی از ترجمه:

۵٫نتیجه گیری
این مقاله طراحی معماری مساعد FPGA ِ ۲D-DCT در اندازه ی متغیر را برای استاندارد HEVC ارائه میدهد. اندازه های ۴×۴، ۸×۸، ۱۶×۱۶ و ۳۲×۳۲ ۲D-DCT در یک معماری جاسازی میشود. این ویژگی، اندازه های DCT چند گانه را برای تقسیم سخت افزاری تقسیم کرده و مورد استفاده مجدد قرار میدهد. متدولوژی ارائه شده به طور کارامدی محاسبه ی ۲D-DCT را پیش میبرد که متناسب با مولفه ها و مشخصات داخلی پایگاه های FPGA میباشد. جزئیات معماری مدار و نمودار زمانبندی در این اثر توصیف شده اند. معماری ارائه شده در چندین پایگاه FPGA اجرا شده است. نتایج همگذاری و شبیه سازی نشان میدهد معماری ارائه شده، دارای مزایای زیادی در هزینه سخت افزاری، فرکانس عملیات و بازده در مقایسه با کارهای قبلی در آثار مکتوب است. معماری پیشنهاد شده، میتواند برنامه های کاربردی زمان حقیقی ۴ K@30 fps UHD TV را با یک کاهش هزینه ی سخت افزاری ۶۴-۳۱% حفظ کند.

• بخشی از مقاله انگلیسی:

۵٫ Conclusion

This paper presents a FPGA-friendly architecture design of variable size 2D-DCT for HEVC standard. 4 × ۴, ۸ × ۸, ۱۶ × ۱۶ and 32 × ۳۲ sizes of 2D-DCT are embedded in one architecture. This property enables multiple DCT sizes to share and reuse hardware resources. The proposed methodology efficiently proceeds 2DDCT computation to fit internal components and characteristics of FPGA platforms. Details of circuit architecture and timing diagram are described in this work. The proposed architecture has been implemented in several FPGA platforms. Synthesis and simulation results demonstrate that the proposed architecture has great advantages in hardware cost, operating frequency and throughput, in contrast with prior works in literature. The proposed architecture is able to sustain 4 K@30 fps UHD TV real-time encoding applications with a reduction of 31–۶۴% in hardware cost.

دانلود رایگان مقاله انگلیسی          خرید ترجمه فارسی مقاله