دانلود ترجمه مقاله کاربرد سبک معماری آرایه سیستولیک در طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA – مجله Taylor & Francis

گروه آموزشی ترجمه فا اقدام به ارائه ترجمه مقاله با موضوع ” کاربرد سبک معماری آرایه سیستولیک در طراحی VLSI یک تراشه رمزگذای/رمزگشایی RSA ” در قالب فایل ورد نموده است که شما عزیزان میتوانید پس از دانلود رایگان مقاله انگلیسی و نیز مطالعه نمونه ترجمه و سایر مشخصات، ترجمه را خریداری نمایید.

• فهرست مطالب:

۱- مقدمه
۲- الگوریتم
۲-۱- عملیات به توان رساندن واحد
۲-۲- عملیات ضرب واحد
۳- طراحی RSA VLSI
۳-۱- واحدهای ورودی/خروجی
۳-۲- واحد رجیسترها
۳-۳- واحد حساب
۳-۴- واحد کنترل
۵- نتیجه گیری

• بخشی از ترجمه:

۵- نتیجه گیری
در این مقاله ما روش باینری را برای جداسازی به توان رساندن واحد به یک مجموعه از ضرب های واحد اعمال کردیم که با استفاده از الگوریتم Walter بدست آمد. ما مفهوم آرایه سیستولیک برای طراحی این تراشه رمزگذاری/رمزگشایی RSA دارای پیکربندی را بر اساس الگوریتم مونتگمری با معماری اصلاح شده با استفاده از زبان سخت افزاری VHDL اعمال نمودیم. طراحی انجام شد و با تکنولوژی TimeMill با TSMC/CIC 0.35 μm 1P4M تایید شد که مساحت آن می تواند به ۳٫۹*۳٫۹ mm2 بدون DFT کاهش یافت و میزان baud میانگین آن می تواند به ۱۰٫۸۴ Kbps در یک ساعت ۱۰۰MHz برسد.

• بخشی از مقاله انگلیسی:

۵٫ Conclusion

In this paper, we employ the binary method to split modular exponentiation into a series of modular multiplications, which is then achieved by using the Walter algorithm. We applied the concept of systolic array to design this configurable RSA encryption / decryption chip based on the Montgomery algorithm with modified architecture by using VHDL hardware language. The design was implemented and verified by the TimeMill with TSMC/CIC 0.35 µm 1P4M technology that its area can be reduced to 3.93.9 mm2 without the DFT and its average baud rate can reach 10.84 Kbps under a 100MHz clock.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله