دانلود ترجمه مقاله مدل هزینه و سرعت برای مسیریاب های سوراخ کرم – مجله IEEE

فهرست مطالب:

چکیده

۱ مقدمه

۲ پیشینه

۱ ۲ مسیریابی سوراخ کرم
۲ ۲ مسیریابی تطبیقی

۳ کارهای وابسته

۴ توابع و وظایف پایه مسیریاب

۱ ۴ متریک های عملکرد
۱ ۱ ۴ تاخیر مسیریابی
۲ ۱ ۴ تاخیر کنترل جریان

۵ مدل هزینه پارامتری

۱ ۵ تاخیرهای مدول پایه
۲ ۵ یک مدل هزینه اثبات شده

بخشی از ترجمه:

چکیده

ارزیابی ویژگیهای مسیریابی پیشرفته بایستی براساس هزینه ها و منافع صورت بگیرد. تا کنون، مسیریابهای تطبیقی عموماً براساس برون دهی شبکه ( کاربری و سودمندی کانال) ، بدون توجه به اثرات پیچیدگی اجرا ارزیابی شده اند. در این مقاله، مدل هزینه پارامتری شده برای عملکرد مسیریاب را شرح می دهیم که توسط دو عدد توصیف شده است: تاخیر مسیریاب و زمان کنترل جریان. باپایه ریزی مدل هزینه در فناوری آرایه گیت (دروازه) ۰٫۸ میکرونی، از آن برای مقایسه تعدادی از الگوریتم های مسیریابی پیشنهاد شده استفاده می کنیم. برطبق این مطالعات طراحی، بینش های مختلفی در مورد پیچیدگی اجرای مسیریاب های تطبیقی آشکار می شود. اولاً، عنوان به روزرسانی و انتخاب عنوان در مسیریاب های تطبیقی هزینه بر می باشد، این مسئله حاکی از آن است که آدرس دهی مطلق را باید مجدداً مد نظر قرار داد. ثانیاً، کانال های مجازی از لحاظ تاخیر و مدت چرخه هزینه بر می باشند، بنابراین،تصمیمات مربوط به لحاظ شدن آنها جهت پشتیبانی تطبیقی یا حتی لین های مجازی نباید آهسته و از روی بی علاقگی اتخاذ گردد. ثالثاً، نیازمندیهای شطرنجی و داوری پیچیده تر، باعث افزایش پیچیدگی مسیریاب های تطبیقی می شود، اما نرخ افزایش کوچک می باشد. بالاخره، پیچیدگی مسیریاب های تطبیقی، تاخیر در راه اندازی آنها و مدت چرخه کنترل جریان را به طور قابل توجهی افزایش می دهد، این مسئله حاکی از آن است که ادعاهای محاسن عملکرد در سودمندی کانال و تاخیر پائین بار، بایستی در برابر ضرر و زیان ها در سرعت اجرای دست یافتنی متعادل گردد.

۲٫ ۵ یک مدل هزینه اثبات شده
مدل پارامتری شده پیشنهادی براساس خانواده مسیریاب های طراحی شده در سال گذشته عمل می کند. اما از آنجایی که ثابت ها صریح و روشن نیست، در نتیجه از آنها نمی توان برای ارزیابی اهمیت نسبی عوامل تعیین کننده سرعت خروجی و مقایسه های بین الگوریتم های مسیریابی استفاده نمود. در این بخش، مدل پیشنهادی برای فناوری آرایه گیت ۰٫۸ میکرونی CMOS را اثبات کرده، هو هزینه نسبی عملیات ها نظیر طراحی مسیریابی، راه اندازی کراس بار و کنترل جریان را ارزیابی می کنیم. در بخش ۶، از مدل اثبات شده برای مقایسه الگوریتم های مسیریابی پیشنهاد شده استفاده می کنیم.
مدل عملکرد پیشنهادی براساس فرایند آرایه گیت ۰٫۸ میکرونی CMOS اثبات می شود. به عنوان مرجع، گیت های دو ورودی NAND در این فناوری دارای تاخیر ذاتی کمتر از کوارتر نانوثانیه و تاخیر ۳۵۰ تا ۷۵۰ پیکوثانیه برای یک تا پنج بار گیت می باشند ( براساس نمونه مسیریابی اتصال متقابل یا همبندی). برآوردهای زمان بندی براساس برآوردهای نرمال ظرفیت سیم کشی، پردازش اسمی و دمای عملیاتی اسمی می باشند. بکارگیری طراحی های کامل برای هر مدول، به همراه برآوردهای زمان بندی سطح گیت، اعداد نشان داده شده در شکل ۳ برای ثابت های  ci بکار رفته در عبارات تاخیر را حاصل می کند. در برخی موارد، مدلها به خاطر انتخاب گسسته گیت، مثلاً استفاده از گیت دو ورودی و سه ورودی، سرعت های درست تحقق یافتنی را باهم تطبیق نمی دهند. در عوض مدلها برای تطبیق رشد پایه تاخیر طراحی شده اند. اگرچه بافرها در میان فناوریهای سخت افزاری متفاوت می باشند، اما به عقیده ما عناصر ضروری پهنای ورودی ، پهنای خروجی و پیچیدگی منطقی اثرگذار برتاخیرها در طراحی های ما ، در سایر آرایه های گیت یا حتی VLSI سفارشی، نیز عوامل حساس و مهمی به شمار می روند.برای هر مدول مسیریاب، هزینه اش در گیت ها و سرعتش(تاخیر) را به عنوان تابع تعداد ورودیها، اندازه مسیریاب و … مشخص می کنیم. اگرچه افزایش بزرگ در تعداد گیت، به خاطر افزایش تاخیر در اتصال متقابل یا همبندی ، عملکرد و کارایی را می تواند کاهش دهد، اما تعداد گیت احتمالاً عامل عملکردی مهمی برای طراحی های پیشنهادی محسوب نمی شود؛ اکثر طرح ها در رنج گیت ۱۰۰۰۰ ۳۰۰۰۰ ، درست در حدود فناوری فعلی قرار دارند. یک راه جایگزین برای مشخص کردن تاخیرها، در واحدهای تاخیرهای گیت می باشد. اما از آنجایی که این تاخیرها به خاطر پهنای ورودی و خروجی متفاوت و استفاده از گیت های سرعت متفاوت در طراحی ، یکنواخت نیستند، در نتیجه تاخیرها را در مقیاس نانوثانیه گزارش می کنیم. عبارات تعداد گیت مدول در شکل ۴ نشان داده شده اند. اصطلاحات و جملات مرتبه پائین تر حذف شده اند، زیرا بین طراحی های خاص متغیر می باشند. تعداد گیت برای کل مسیریاب ها در پایان بخش ۶، در شکل ۱۰ مطرح شده است. این تعداد گیت، کل قسمت های داخلی مسیریاب را پوشش می دهند، اما برای اتصال برون تراشه ای- سنکرون سازی ساعت خارجی یا اکسترنال و پدهای ورودی/ خروجی -تعداد را حذف می کنند. شماتیک کامل برای این طرح ها در [۴] یافت می شود.

بخشی از مقاله انگلیسی:

Abstract

The evaluation of advanced routing features must be based on both of costs and benefits. To date, adaptive routers have generally been evaluated on the basis of the achieved network throughput (channel utilization), ignoring the effects of implementation complexity. In this paper, we describe a parameterized cost model for router performance, characterized by two numbers: router delay and flow control time. Grounding the cost model in a 0.8 micron gate array technology, we use it to compare a number of proposed routing algorithms.

From these design studies, several insights into the implementation complexity of adaptive routers are clear. First, header update and selection is expensive in adaptive routers, suggesting that absolute addressing should be reconsidered. Second, virtual channels are expensive in terms of latency and cycle time, so decisions to include them to support adaptivity or even virtual lanes should not be taken lightly. Third, requirements of larger crossbars and more complex arbitration cause some increase in the complexity of adaptive routers, but the rate of increase is small. Last, the complexity of adaptive routers significantly increases their setup delay and flow control cycle times, implying that claims of performance advantages in channel utilization and low load latency must be carefully balanced against losses in achievable implementation speed.

۵٫۲ An Instantiated Cost Model

Our parameterized model is based on a family of routers designed in the past year [4]. However, because the constants are not explicit, it cannot be used to evaluate the relative importance of factors determining router speed nor for comparisons between routing algorithms. In this section, we instantiate our model for a 0.8 micron CMOS gate array technology, evaluating the relative cost of operations, such as routing decision, crossbar setup, and flow control. In Section 6, we use the instantiated model to compare a variety of proposed routing algorithms.

Our performance model is instantiated based on a 0.8 micron CMOS gate array process.3 For reference, basic two-input NAND gates in this technology have intrinsic delay below a quarter of a nanosecond and delay of 350 to 750 picoseconds for one to five gate loads (based on typical interconnect routing). Our timing estimates are based on nominal estimates of wiring capacitance, nominal processing, and nominal operating temperature. Using complete designs for each module, combined with gate-level timing estimates, gives the numbers in Fig. 3 for the constants (ci ) used in the expressions of delay. In some cases, the models do not match the exact speeds realizable, due to discrete gate choices, such as using two-input versus three-input gates. Instead, the models are designed to match the basic growth of the latency. Though the constants will differ across hardware technologies, we believe that the essential elements of fan-in, fan-out, and logic complexity that affect the delays in our designs will also be critical factors in other gate arrays or even custom VLSI.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله با فرمت ورد

خرید نسخه پاورپوینت این مقاله جهت ارائه