دانلود مقاله ترجمه شده مدلینگ تاثیر تداخل در معماری باس CNT – مجله IEEE

• فهرست مطالب:

چکیده
I.مقدمه
II.اتصالات CNT و مدل‌ها
III.اثرات تداخل در معماری بأس CNT
IV. داخل در معماری بأس SWNT موازی
V.تداخل در معماری بأس MWNT
VI. معماری بأس DWNT موازی ارائه شده
VII.مقایسه معماری‌های بأس CNT
VIII.نتیجه گیری

• بخشی از ترجمه:

VIII.نتیجه گیری
اثرات تداخل معماری‌های بأس مختلف اجرا شده توسط اتصالات CNT آنالیز شده‌اند و در این مقاله مورد بررسی قرار گرفته‌اند. یک مدل موجود از یک SWNT در بالای یک صفحه زمین (براساس مدارهای معادل RLC) برای بحساب آئرن هندسه معماری‌های بأس مختلف ارائه شده است. در ابتدا، دو معماری بأس توسط SWNTهای موازی و یک MWNT تجزیه و تحلیل شده‌اند. نشان دادیم که معماری بأس MWNT حالت تأخیر بدتری دارد که 45%-15% کمتر از معماری بأس SWNT می‌باشد. بنابراین، عملکرد بأس در مراحل بالاتر تأثیر می‌گذارد. با اینحال، بأس‌های MWNT ممکن است برای پیاده سازی دشوار باشند چون هنوز مسئله دوران اتصالات پوسته‌های MWNT در سیگنال‌های مختلف رفع نشده است. همچنین حاشیه‌های نویز ولتاژ بصورت قابل توجهی در این معماری بأس کاهش یافته است و مصرف توان دو براب ر معماری SWNT می‌باشد. تأخیر هم به علت تداخل، به مقدار قابل چشمگیری توسط تنظیمات مناسب فضای بین خطوط مجاور در SWNT مبتنی بر معماری بأس کاهش یافته است. در مقابل، به دلیل نویز تداخل، معماری MWNT ممکن است در ایجاد خطاهای منطقی در خروجی المان‌های نمونه در گیرنده‌ها تأثیر بگذارد. این خطاهای منطقی نمی‌توانند توسط نویز تداخل معماری بأس SWNT تولید شوند چون یک ولتاژ با مقدار پیک کم القا و تولید می‌شود.
یک معماری بأس جدید( با پیاده سازی های مختلف) ارائه شده است که شامل DWNTهای موازی می‌باشد. در معماری ارائه شده، تأخیر تداخل القایی و عدم قطعیت تأخیر مثل ولتاژ پیک تداخل القایی در مقایسه با معماری‌های بأس CNT قبلی بطور چشمگیری کاهش یافته است (تا 59% برای تأخیر تداخل القایی و تا 81% برای ولتاژ پیک تداخل القایی). با اینحال، معماری ارائه شده باعث یک افزایش جرئی در منطقه می‌شود.

• بخشی از مقاله انگلیسی:

VIII. CONCLUSION

The crosstalk effects of different bus architectures implemented by CNT interconnects have been analyzed and evaluated in this paper. An existing model of a SWNT over a ground plane (based on equivalent RLC circuits) has been extended to account for the geometry of different bus architectures. Initially, two bus architectures implemented by parallel SWNTs and a MWNT have been analyzed. We have shown that the MWNT bus architecture has a worst case delay which is 15%–45% lower than the SWNT bus architecture, thus resulting in higher bus performance. However, the MWNT busses may be more difficult to implement due to the still partially resolved issues revolving the connections of the MWNT shells to different signals. Also, voltage noise margins are considerably reduced in this bus architecture and power consumption is more than twice that of a SWNT architecture. As for the delay due to crosstalk, it can be significantly reduced by properly setting the spacing between adjacent lines in a SWNT based bus architecture. By contrast, due to crosstalk noise, the MWNT architecture may result in the generation of logic errors at the output of the sampling elements at the receivers. These logic errors cannot be generated by crosstalk noise in the SWNT bus architecture due to a low induced peak voltage. A novel bus architecture (with three different implementations) has also been proposed; it consists of DWNTs in parallel. In the proposed architecture, the crosstalk-induced delay and delay uncertainty, as well as the crosstalk-induced peak voltage are significantly reduced (up to 59% for crosstalk-induced delay, and up to 81% for crosstalk-induced peak voltage) compared with previously presented CNT bus architectures. The proposed architecture, however, incurs a modest increase in area.

دانلود رایگان مقاله انگلیسی

خرید ترجمه فارسی مقاله