| عنوان فارسی مقاله: | تولید تست الگوهای اتوماتیک استرس-آگاه TSV در پیاده سازی پشته سه بعدی در مدارات مجتمع |
| عنوان انگلیسی مقاله: | TSV Stress-Aware ATPG for 3D Stacked ICs |
| دانلود مقاله انگلیسی: | برای دانلود رایگان مقاله انگلیسی با فرمت pdf اینجا کلیک نمائید |
| سال انتشار | 2012 |
| تعداد صفحات مقاله انگلیسی | 6 صفحه |
| تعداد صفحات ترجمه مقاله | 19صفحه |
| مجله | سیمپوزیم آزمایشات آسیایی |
| دانشگاه | آتلانتا |
| کلمات کلیدی | – |
| نشریه IEEE | IEEE |
فهرست مطالب:
چکیده
۱- مقدمه
۲- کار اول مربوطه
A آزمایش مدارهای مجتمع سه بعدی
B آزمایش SDD و SDQL
۳- روش شناسی
۴- نتیجه گیری
بخشی از ترجمه:
مقدمه
پشته سازی سه بعدی با TSV ها یک تکنولوژی امیدبخش است که میتواند قانون مور را با فراهم کردن پهنای باند بالا و اتصال سرعت-بالا بین چیپ ها، نگه دارد. TSV ها ستون های فلزی کوتاهی هستند که به داخل لایه سیلیکون میروند و طرف جلو را با یک قالب در طرف عقب قالب دیگر، متصل میکند. TSV ها بعلت ابعاد کوچک خود، مزیت هایی نسبت به روش های پشته سازی قراردادی، از جمله تراکم اتصال بالاتر، اجرای بالاتر، و مصرف انرژی کمتر، دارند. شکل ۱ یک پشته سه بعدی کلی را نشان میدهد و شکل ۲ طرح بندی با جزئیات کامل مدار با TSV ها را نشان میدهد.
علیرغم مزیت های زیاد ایجاد شده بوسیله یکپارچگی سه بعدی، چالش های آزمایشی برای مدارهای مجتمع سه بعدی، باید نشانی داده شود قبل از اینکه ساخت و تشخیص نمایش میسر شود. یکی از مشکلات جدی در مواجه با یکپارچگی سه بعدی، استرس حرارتی-مکانیکی بعلت پردازش TSV است. ضریب انبساط حرارتی مس-یک ماده معمول برای پر کردن TSV-، خیلی بیشتر از این ضریب برای سیلیکون می باشد.
4- نتیجه گیری
در این کار، ما اثر استرس TSV بر کیفیت آزمایش SDD را ارزیابی کردیم. ما از یک جریان ATPG بر مبنای ابزار ATPG قراردادی استفاده کردیم تا میزان فرار تست در حالت های زیر را مقایسه کنیم: 1- میزان فرار تست پیش بینی شده برای تست های نا آگاه استرس-TSV 2- میزان فرار تست واقعی برای تست های نا آگاه استرس-TSV و 3- میزان فرار تست برای تست های نا آگاه استرس-TSV. بر مبنای نتایج بدست آمده، ما نتیجه گیری های زیر را بدست می آوریم.
– نادیده گرفتن استرس TSV به میزان فرار تست خیلی بالاتری در مقایسه با میزان بدست آمده با استفاده از جریان ATPG نا آگاه استرس-TSV منجر میشود.
– استفاده از جریان ATPG آگاه استرس-TSV، کیفیت تست را بهبود خواهد داد و میزان فرار را به سطح های بدست آمده با استفاده از ATPG در مدارها، که بوسیله استرس TSV تحت تاثیر قرار نخواهد گرفت، باز خواهد گرداند. این امر در همه اندازه های KOZ صادق می باشد.
– KOZ های کوچکتر یک مسئله نمی باشند: حتی اگر مدارات بوسیله استرس TSV، بیشتر تاثیر یابد، هنگام استفاده از KOZ های کوچک، جریان ATPG با مدل های استرس-آگاه همواره تست های با کیفیت بالاتری ایجاد خواهد کرد. هیچ تاثیر قابل توجهی در محاسبه الگو وجود ندارد.
– کاهش کیفیت تست-اگر استرس TSV نادیده گرفته شود- نسبت به کیفیت فرآیند ساخت حساس است. بنابراین هر چه محصول فرآیند ضعیف تر باشد، مدل سازی دقیق تر استرس TSV –برای بهینه سازی کیفیت تست- مهمتر خواهد بود.
بخشی از مقاله انگلیسی:
INTRODUCTION
Three-dimensional (3D) stacking with through-silicon-vias(TSVs) is a promising technology that can sustain Moore’sLaw by providing high-bandwidth and high-speed interconnectsbetween chips [1], [2]. TSVs are short metal pillars that gothrough the silicon substrate and connect the front side of one diewith the back side of another die. Due to their small dimensions,TSVs offer a number of benefits over conventional stackingmethods, such as higher interconnect density, higher performance,and lower power consumption. Figure 1 shows a generic 3D stackand Figure 2 shows a detailed layout of a circuit with TSVs.Despite the numerous benefits offered by 3D integration, testchallenges for 3D ICs must be addressed before volume manufacturingand defect screening can be feasible [3], [4]. One of theserious problems confronting 3D integration is that of thermomechanicalstress due to TSV processing. The thermal expansioncoefficient of copper, a common TSV fill material, is significantlyhigher than that of silicon: 17×10−6/K versus 3×10−6/K [5].Due to this mismatch, TSVs are likely to cause residual stressin the silicon during fabrication and thermal cycling. One of theeffects of thermal stress is mobility variation in MOS devicesin the proximity of TSVs. These variations lead to a change inthe timing profile of the circuit [6], [7], which affects delay-fault Recent work on 3D IC testing has targeted solutions toovercome problems related to test access in 3D ICs and TSVtesting. We focus here on post-bond delay-fault testing of internaldie logic in 3D ICs, a problem that has received much lessattention in the literature.We study the impact of timing variationsdue to TSV stress on the quality of test patterns generated toscreen small-delay defects (SDDs). In particular, we focus onthe following problems: (i) How severe is the impact of TSVinducedstress on the effectiveness of patterns for SDDs andtest escapes? (ii) To what extent can test escapes be reduced byincluding analytical TSV stress models as a preprocessing stepin the ATPG flow? (iii) What is the impact of TSV stress-awareATPG on pattern count and how does the process yield affect testescapes due to TSV-induced stress?We assume that SDD testing is done after stacking, such thatthe clock tree for functional operation is available for at-speedcapture cycles. We show that the use of TSV stress-obliviouscircuit models results in a significantly increased escape rate offaulty chips. The level of this increase depends on the yield ofthe fabrication process; we conclude that accurate modeling ofTSV stress is more important for processes with lower yields.The impact of TSV stress on pattern effectiveness is quantifiedusing the statistical delay quality level (SDQL) metric [8]. This isa key metric in our approach, since the SDQL of a chip correlateswith the expected test escape rate due to small-delay defects. Wealso show that the test escape can be reduced considerably byincorporating TSV stress in cell timing libraries and using theselibraries with a commercial timing-aware ATPG tool. Therefore,any detrimental impact of TSV stress on pattern effectiveness and test quality can be overcome by using stress-aware models for testgeneration. We also show that TSV stress-aware testing leads tonegligible increase, if any, in pattern count.The remainder of this paper is organized as follows. In SectionII, we give an overview of related prior work, including 3D SICtesting, small-delay testing, and mobility variations due to TSVstress. Section III describes our methodology to create TSV stressawaretest patterns using conventional ATPG tools. In Section IV,we present experimental results obtained with 3D logic-on-logicbenchmarks. Finally, Section V concludes the paper.
| عنوان فارسی مقاله: | تولید تست الگوهای اتوماتیک استرس-آگاه TSV در پیاده سازی پشته سه بعدی در مدارات مجتمع |
| عنوان انگلیسی مقاله: | TSV Stress-Aware ATPG for 3D Stacked ICs |
خرید ترجمه فارسی مقاله با فرمت ورد